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參數(shù)資料
| 型號： | 935268386557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 196/532頁 |
| 文件大小： | 1895K |
| 代理商： | 935268386557 |
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Philips Semiconductors
PCI-XIO External I/O Bus
PRODUCT SPECIFICATION
22-3
the PCI_INTB# line used as a global chip enable to the
decoder.
The PCI-XIO Bus controller has a wait state generator to
provide timing for slow devices. The wait state generator
allows the addition of up to 7 wait states for slow chip ac-
cess and write times. The wait state generator logic gen-
erates the PCI_TRDY# signal to the PCI bus.
The XIO Bus controller contains a clock generator for
standalone systems. The PCI-XIO Bus uses the PCI
clock. This clock is normally supplied by a PCI Bus cen-
tral resource outside the TM1300 chip. In standalone or
low-cost systems, the internal clock generator can be
used. The internal clock generator divides the TM1300
highway clock by a 5-bit number in a prescaler. This al-
lows setting bus clocks from 4 MHz to 66 MHz in a 133
MHz system. The internal clock generator programming
is described in Section 22.5, “XIO_CTL MMIO Register.”
22.2
BLOCK DIAGRAM
Figure 22-2 shows a
conceptual block diagram of the
PCI-XIO Bus as a slave device on the PCI Bus. The XIO
Bus Controller generates an XIO Bus, which is an 8-bit
bus with a 24-bit address. Devices attached to the XIO
Bus appear as memory locations in the 16 MB address
space of the XIO Bus.
Figure 22-3 shows an implementation block diagram of
the PCI_XIO Bus. To conserve pins, the XIO Bus Con-
troller uses the PCI I/O pins as XIO Bus pins during XIO
Bus data transfers. It reconfigures the 32 PCI address/
data pins as 8 XIO Bus data pins and 24 XIO Bus ad-
dress pins, and it reconfigures the byte enable pins as
XIO Bus timing signals. By changing the functions of the
pins during the transfer, 36 pins are saved which would
otherwise be required to drive the XIO Bus devices. By
reconfiguring the PCI pins only during the data phase of
the XIO Bus transfers, the PCI-XIO bus retains its PCI
Bus compatibility.
Figure 22-4 shows a more detailed block diagram of the
PCI-XIO Bus controller.
TM1300
SDRAM
Data
Highway
PCI
Bus
Interface
Unit (BIU)
PCI Bus
XIO Bus
Controller
PCI Device
PCI
Device
PCI
Device
PCI
Host
ROM
x86
Device
TM1300
8-bit data + 24-bit addresses
XIO Bus
Figure 22-2. PCI-XIO bus device
CONCEPTUAL block diagram
for address & data, these use the same pins/wires
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935267050025 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267053005 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267052005 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267395518 | COLOR SIGNAL DECODER, PBGA156 |
| 935267395551 | COLOR SIGNAL DECODER, PBGA156 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
| 935269544557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY TDA9587-2US1-V1.3 |
| 935269987557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY TDA9587-1US1-V1.8 SUBBED TO 935269987557 |
| 935270713557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC CHP |
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