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參數(shù)資料
| 型號： | 935266871557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 92/532頁 |
| 文件大?。?/td> | 1895K |
| 代理商： | 935266871557 |
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Philips Semiconductors
SDRAM Memory System
PRODUCT SPECIFICATION
12-7
capacitance. Close proximity is especially important
for a 143-MHz memory system.
Signal traces between TM1300 and the memory
chips should be matched in length as closely as pos-
sible to minimize signal skew.
The clock-signal trace(s) should be as short as pos-
sible.
Address and control-signal traces should also be
short, but their length is less critical than the clock’s.
Data-signal traces should also be short, but their
length is less critical than the clock’s, especially if
only one or two ranks are connected.
Connections to several loads should follow a “T” con-
nection scheme in order to limit the reections.
12.15.2 Specific Guidelines
The maximum length for a signal trace is 10 cm. For
143-MHz operation, signal trace length should not be
longer than 7 cm.
The maximum capacitive load is 30 pF per trace,
including loads.
The signal traces on the TM1300 circuit board must
be designed as 50-ohm transmission lines.
At most two SDRAM devices may be connected to
each MM_CLK signal at 143 MHz.
12.15.3 Termination
No termination is required for address, data, and control
signals. Address and control signals are driven only by
TM1300; the output impedance of the drivers is suffi-
ciently matched to prevent excessive ringing. TM1300
design assumes that when driving data lines, the output
drivers of SDRAM chips are also sufficiently impedance
matched.
Series termination of the clock outputs with a 33-ohm re-
sistor is advised.
12.16 TIMING BUDGET
The glueless interface of the TM1300 main-memory in-
terface makes the memory system simple and straight-
forward from one point of view, but to ensure reliable op-
eration at high clock rates, system designers must follow
the board design guidelines (see Section 12.15, “Circuit
Board Design”).
SDRAM devices must meet the critical specifications list-
ed in Table 12-12 to ensure reliable operation of an 143-
MHz (Tcycle = 7 ns) memory system.
These values leave virtually no margin for the critical tim-
ing parameters in a high-speed system and assume a to-
tal worst case delay of 0.5 ns for the board traces (Tboard)
Table 12-11. Glueless interface limits for address/
clocks
Memory Chips
Maximum Clock Frequency
4
143 MHz
6
133 MHz
8
133 MHz
Figure 12-4. Conceptual board layout.
Address
&
Control
CLK
DQ[31:0]
33
Address
&
Control
CLK
DQ[31:0]
SDRAM
Device
SDRAM
Device
TM1300
Memory
Interface
Address,
Clock Enables,
RAS#, CAS#, WE#
Clock
Data[31:0]
Data
Highway
TM1300
On-Chip
Peripherals
DSPCPU
Table 12-12. Required SDRAM performance for 143-
MHz memory system
Timing Parameter
Value
Max. output delay
tAC
6.0 ns
Min. output hold time
tOH
2.0 ns
Max. input setup time
tIS
2.0 ns
Max. input hold time
tIH
1.0 ns
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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