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參數(shù)資料
| 型號(hào)： | 935266871557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁(yè)數(shù)： | 85/532頁(yè) |
| 文件大小： | 1895K |
| 代理商： | 935266871557 |
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PRODUCT SPECIFICATION
12-1
SDRAM Memory System
Chapter 12
by Eino Jacobs, Chris Nelson, Thorwald Rabeler, Luis Lucas
12.1
NEW IN TM1300
Support of 64-Mbit SDRAMs organized in x16 and
128-Mbit organized in x32.
Partial support of 64-Mbit SDRAMs organized in x8
and 128-Mbit SDRAMs organized in x16.
External MM_MATCHOUT to MM_MATCHIN line is
no longer required.
12.2
TM1300 MAIN MEMORY OVERVIEW
TM1300 connects to its local memory system with a ded-
icated memory bus, shown in Figure 12-1. This bus inter-
faces only with SDRAM or SGRAM (synchronous graph-
ics DRAM) with its DSF pin tied low; TM1300 is the only
master on this bus.
A variety of device types, speeds, and rank1 sizes are
supported allowing a wide range of TM1300 systems to
be built. Table 12-1 summarizes the memory system fea-
tures.
The main memory interface provides all control and data
signals with sufficient drive capacity for a glueless con-
nection to a 143-MHz memory system with up to four
memory devices. Note that memory-system speed can
be different from TM1300 core speed; the ratio between
the memory system clock and TM1300 core clock is pro-
grammable.
With current memory technology, TM1300 supports a
glueless memory interface of up to 32 MBytes with four
4
×1M×16 SDRAM chips (four devices with 4 banks of
one million words, each 16 bits wide) or four 4x512Kx32
or two 8
×1M×16 SDRAM devices. Larger memories re-
quire a lower memory system clock frequency (though
the TM1300 core clock can be higher).
12.3
MAIN-MEMORY ADDRESS
APERTURE
TM1300’s local main memory is just one of three aper-
tures into the 4-GB address space of the DSPCPU:
SDRAM (0.5 to 64 MB in size),
MMIO (2 MB in size), and
PCI (any address not in SDRAM or MMIO).
MMIO registers control the positions of the address-
space apertures. The SDRAM aperture begins at the ab-
solute
address
specified
in
the
MMIO
register
DRAM_BASE and extends upward to the address spec-
ified in the DRAM_LIMIT register. If the SDRAM aperture
overlaps the memory hole, the memory hole is ignored.
The
MMIO
aperture
begins
at
the
address
in
MMIO_BASE, which defaults to 0xEFE00000 after pow-
er-up, and extends upwards 2 MB. (See Chapter 3,
“DSPCPU Architecture,” for a detailed discussion.) All
addresses that fall outside these two apertures are as-
sumed to be part of the PCI address aperture.
1.
In this document, the term ‘rank’ is used to refer to a
group of memory devices that are accessed together.
Historically, the term ‘bank’ has been used in this con-
text; to avoid confusion, this document uses bank to re-
fer to on-chip organization (SDRAM devices have two
or four internal banks) and rank to refer to off-chip, sys-
tem-level organization.
Table 12-1. Memory System Features
Characteristic
Comments
Data width
32 bits
Number of ranks
Four chip-select signals support up to
four ranks
Memory size
From 512 KB to 64 MB
Devices
supported
Jedec SGRAM (DSF tied low)
Jedec SDRAM (
×4, ×8, ×16, ×32)
PC100/133
Clock rate
Up to 143 MHz SDRAM speed (program-
mable ratio between TM1300 core clock
and memory system clock)
Bandwidth
572 MB/sec (at 143 MHz)
Glueless interface
Up to 4 chips at 143 MHz (e.g., 32 MB
memory with 4x512Kx32 SDRAM)
Up to 8 chips at 133 MHz (e.g., 64 MB
memory with 4x1Mx16 SDRAM)
Signal levels
3.3-V LVTTL
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