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參數(shù)資料
| 型號： | 935266871557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 521/532頁 |
| 文件大小： | 1895K |
| 代理商： | 935266871557 |
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Philips Semiconductors
Cache Architecture
PRODUCT SPECIFICATION
5-13
for the TIMER CACHE1 source. Event2 selects the
source for TIMER CACHE2.
If the memory bus is available:
On read data cache miss the minimum waiting time is
12 SDRAM clock cycles, if critical word rst is
granted by the Main Memory Interface (MMI). If not,
then data cache waits from 12 to 18 SDRAM cycles
(16 SDRAM cycles are required to fetch 64 bytes
from SDRAM.
On write data cache miss, the missing line needs to
be fetched, thus it implies the same SDRAM cycles
as a read data cache miss. If the victimized cache
line is dirty, the cache line is copied back to memory
after the read of the missing line is done and thus
does not add extra stall cycles.
Prefetch delay is the same as read data cache if
memory bus is available. As a reminder the prefetch
may be discarded if the data cache state machine is
“full”, and there is a 3 stall cycle penalty when the
prefetch is issued.
5.8
MMIO REGISTER SUMMARY
Table 5-15 lists the MMIO registers that pertain to the op-
eration of TM1300’s instruction and data caches.
Table 5-14. Trackable cache-performance events
Encoding
Event
0
No event counted
1
Instruction-cache misses
2
Instruction-cache stall cycles (including data-
cache stall cycles if both instruction-cache and
data-cache are stalled simultaneously)
3
Data-cache bank conicts
4
Data-cache read misses
5
Data-cache write misses
6
Data-cache stall cycles (that are not also instruc-
tion-cache stall cycles)
7
Data-cache copyback to SDRAM
8
Copyback buffer full
9
Data-cache write miss with all fetch units occu-
pied
10
Data cache stream miss
11
Prefetch operation started and not discarded
12
Prefetch operation discarded (because it hits in
the cache or there is no fetch unit available)
13
Prefetch operation discarded (because it hits in
the cache)
14–15
Reserved
Table 5-15. MMIO register summary
Name
Description
DRAM_BASE
Sets location of the DRAM aperture
DRAM_LIMIT
Sets size of the DRAM aperture
DRAM_CACHEABLE
_LIMIT
Divides DRAM aperture into cache-
able and non-cacheable portions
MEM_EVENTS
Selects which two events will be
counted by timer/counters
DC_LOCK_CTL
Data-cache locking enable and aper-
ture control
DC_LOCK_ADDR
Sets low address of the data-cache
address lock aperture
DC_LOCK_SIZE
Sets size of the data-cache address
lock aperture
DC_PARAMS
Read-only register with data-cache
parameter information
IC_PARAMS
Read-only register with instruction-
cache parameter information
IC_LOCK_CTL
Instruction-cache locking enable
IC_LOCK_ADDR
Sets low address of the instruction-
cache address lock aperture
IC_LOCK_SIZE
Sets size of the instruction-cache
address lock aperture
MMIO_BASE
Sets location of the MMIO aperture
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935266917557 | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 935268386557 | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 935267050025 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267053005 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267052005 | SPECIALTY CONSUMER CIRCUIT, UUC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
| 935269544557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY TDA9587-2US1-V1.3 |
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