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參數(shù)資料
| 型號： | 935266871557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 89/532頁 |
| 文件大小： | 1895K |
| 代理商： | 935266871557 |
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Philips Semiconductors
SDRAM Memory System
PRODUCT SPECIFICATION
12-5
12.7
MEMORY INTERFACE PIN LIST
The memory interface consists of 61 signal pins includ-
ing clocks (but excluding power and ground pins).
Table 12-7 lists the interface signal pins.
12.8
ADDRESS MAPPING
Table 12-8 shows how internal address bits from the
TM1300 data highway bus are mapped to main-memory
address-bus pins (MM_A[13:0]). The mapping is deter-
mined by the state of the rank-size bits in the
MM_CONFIG register.
The column “Rank Addr./H.Way Bits” specifies which in-
ternal data-highway address bits select the preliminary
SDRAM rank. The actual rank used is subject to the lim-
itation implied by the relationship between SDRAM aper-
ture size (described in Section 13.3.1) and the rank size.
The
rank
is
selected
via
the
chip
select
bits,
MM_CS#[3:0].
The column “Row Address/H.Way Bits” specifies which
internal data-highway address bits map to the SDRAM
row address. “Row Address/Pins” specifies which lines
of TM1300’s MM_A address bus serve as the SDRAM
row address.
The column ‘Column Address/H.Way Bits’ specifies
which data-highway address bits map to the SDRAM col-
umn address. ‘Column Address/Pins’ specifies which
lines of TM1300’s MM_A address bus serve as the
SDRAM column address.
MM_A[12] is only defined for a 8- or 16-MB rank size.
MM_A[12] contains H.Way bit 11 during the RAS and
CAS operations. MM_A[12] can be used as a bank select
(4-bank SDRAMs) or as a Row address (two bank
SDRAMs).
MM_A[13] is only defined for a 16-MB rank size.
MM_A[13] contains H.Way bit 12 during the RAS opera-
tion. MM_A[13] can only be used as a Row address
Highway address bits 5–0 are the offset within a 64-byte
block. All ‘0’ for an aligned block transfer. Table 12-8 lists
the mapping of bits 5–2 to identify in which SDRAM po-
sitions the words of a block are located. Bit 5 is always
mapped to (one of) the SDRAM internal bank selects;
thus, each SDRAM bank receives half (32 bytes) of the
block transfer.
Highway address bits 4–2 are the word offset in a cache
block. Bits 1–0 are the byte offset within a 32-bit word.
12.9
MEMORY INTERFACE AND SDRAM
INITIALIZATION
Immediately after reset, the main-memory interface is ini-
tialized by placing default values in the MM_CONFIG
and PLL_RATIOS registers (see Section 12.6, “Memory
System Programming”). During the subsequent hard-
ware boot process, when TM1300 reads initial values
from an external ROM, these registers can be set to dif-
ferent values.
After TM1300 is released from the reset state, the mem-
ory interface automatically executes 10 refresh opera-
tions, then initializes the mode register in each SDRAM
chip. Table 12-9 shows the settings in the SDRAM mode
register(s).
12.10 ON-CHIP SDRAM INTERLEAVING
The main-memory interface (MMI) takes advantage of
the on-chip interleaving of SDRAM devices. Interleaving
allows the precharge, RAS, and CAS commands needed
to access one internal bank to be performed while useful
data transfer is occurring with the other internal bank.
Thus, the overhead of preparing one bank is hidden dur-
ing data movement to or from the other.
Table 12-7. Memory Interface Signal Pins
Name
Function
I/O
Active...
MM_CLK[1:0]
Memory bus clock
O
High
MM_CS#[3..0]
Chip selects for the four
memory ranks
O
Low
MM_RAS#
Row-address strobe
O
Low
MM_CAS#
Column address strobe
O
Low
MM_WE#
Write enable
O
Low
MM_A[13:0]
Address
O
High
MM_CKE[1:0]
Clock enable
O
High
MM_DQM[3:0]
Byte enables for dq bus
O
High
MM_DQ[31:0]
Bi-directional data bus
I/O
High
Table 12-8. Address Mapping Based on Rank Size
Rank
Size
Rank
Addr.
Row
Address
Column
Address
Bank
Address
H.Way
Bits
Pins
H.Way
Bits
Pins
H.Way
Bits
Pin
H.Way
Bit
512 KB
20-19
8,
6–0
18,
17–11
7–0
10–6,
4–2
9
5
1 MB
21-20
8–0
19–11
7–0
10–6,
4–2
2 MB
22-21
9–0
20–11
7–0
10–6,
4–2
10
4 MB
23–22
10–0
21–11
7–0
10–6,
4–2
11
8 MB
24-23
12,
10–0
11,
22–12
12,
8–0
11,
11–6,
4–2
11
16 MB
25-24
13-12
10–0
12-11,
23–13
12,
9–0
11,
12–6,
4–2
11
Table 12-9. SDRAM Mode Register Settings
Parameter
Value
Burst length
4
Wrap type
Interleaved
CAS latency
3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935266917557 | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 935268386557 | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 935267050025 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267053005 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267052005 | SPECIALTY CONSUMER CIRCUIT, UUC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
| 935269544557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY TDA9587-2US1-V1.3 |
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