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參數(shù)資料
| 型號： | 935266871557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 193/532頁 |
| 文件大?。?/td> | 1895K |
| 代理商： | 935266871557 |
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TM1300 Data Book
Philips Semiconductors
21-2
PRODUCT SPECIFICATION
21.4
DETAILED SEQUENCE OF EVENTS
FOR GLOBAL POWER DOWN
The sequence of events to power down TM1300 is as fol-
lows:
Issue a MMIO write to the POWER_DOWN register
The main memory interface (MMI) waits till the com-
pletion of the current SDRAM transfer, if there is one
still busy.
The MMI brings SDRAM into the self refresh state,
goes into a wait state, and asserts the global signal
global_power_down.
All units that participate in the power down, respond
to the global_power_down signal by disabling their
clocks.
Only the PLL, interrupt controller, timers, wake-up
logic, the PCI bus interface, and any peripherals that
have their SLEEPLESS bit control bit set continue to
be clocked. The SDRAM clock continues.
An interrupt is detected by the interrupt controller or a
unit that didn’t participate in the power down
requests a memory transfer.
The MMI de-asserts the global_power_down signal,
activating all blocks on the chip.
The MMI recovers SDRAM from self-refresh.
The MMI causes completion of the MMIO operation
that initiated the power down sequence.
When software takes an interruptible branch opera-
tion, the interrupt that caused the wake-up will be
serviced (if the wake-up was initiated by an interrupt).
21.5
MMIO REGISTER POWER_DOWN
The register POWER_DOWN has an offset 0x100108 in
the MMIO aperture and has no content. Writing to this
register has the side-effect of powering down the chip.
Reading from this register returns an undefined value
and has no side-effect.
21.6
BLOCK POWER DOWN
This feature is new in TM1300. It selectively shuts off a
particular block or a set of blocks based on software pro-
gramming.
This type of power down can be used in applications
where certain blocks will never participate in the opera-
tion of the chip. The objective of having this type of power
down is saving on power consumption.
Each peripheral unit which can participate in the global
power down can be selectively powered down.
This is done by setting a control bit in MMIO register
BLOCK_POWER_DOWN specifically for the block. The
BLOCK_POWER_DOWN register is located at MMIO
offset 0x103428. See Figure 21-1 below.
Setting a particular bit to ’1’ in this register has the effect
of shutting off the corresponding block. Writing ’0’ to this
bit, enables the power for the block again.
A block should not be powered down if it is active. Enable
bit should be set to ‘0’ before deciding to power down the
block.
Note: The unassigned bits of this register have to be writ-
ten to ‘0’ and read as ‘0’.
Note: Writing to the global POWER_DOWN register (at
offset 0x100108) has no effect on the contents of the
BLOCK_POWER_DOWN register (at offset 0x103428),
and vice versa.
Figure 21-1. Power down register BLOCK_POWER_DOWN
SPDO
DVDD
AO
AI
EVO
VI
31
0
3
19
23
27
SSI
VLD
11
15
BLOCK_POWER_DOWN (r/w)
MMIO_base
offset:
0x10 3428
ICP
相關PDF資料 |
PDF描述 |
|---|---|
| 935266917557 | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 935268386557 | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 935267050025 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267053005 | SPECIALTY CONSUMER CIRCUIT, UUC |
| 935267052005 | SPECIALTY CONSUMER CIRCUIT, UUC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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