參數(shù)資料
型號： 935266871557
廠商： NXP SEMICONDUCTORS
元件分類： 消費家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA292
封裝： PLASTIC, SOT-553-1, BGA-292
文件頁數(shù)： 323/532頁
文件大小： 1895K
代理商： 935266871557
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Philips Semiconductors
Pin List
PRODUCT SPECIFICATION
1-15
1.9.4.7
SDRAM interface timing for 143-, 166- and 180-MHz CPU speed grades.
Notes:
1. For best high speed SDRAM operation, 50-ohm matched PCB traces are recommended for all MM_xxx signals.
Use 27-33 ohm series terminator resistors close to TM1300 in the MM_CLK0 and MM_CLK1 line only.
2. Equal load circuit. MM_CLK0 and MM_CLK1 are matched output buffers.
3. The center of the two rising edges on MM_CLK0, MM_CLK1 are used as the clock reference point.
Propagation delay guarantee is defined from 50% point of clock edge to 50% level on D/A/C.
Output hold time guarantee is defined from 50% point of clock edge to 50% level on D/A/C.
4. MM_CLK0 is used as a reference clock.
Input setup time requirement is defined as data value 50% complete to 50% level on clock.
Input hold time requirement is defined as minimum time from 50% level on clock to 50% change on data.
1.9.4.8
PCI Bus timing
The following specifications meet the PCI Specifications, Rev. 2.1 for 33-MHz bus operation.
Notes:
1. See the timing measurement conditions in Figure 1-4.
2. Minimum times are measured at the package pin with the load circuit shown in Figure 1-8. Maximum times are measured
with the load circuit shown in Figure 1-6 and Figure 1-7.
3. REG# and GNT# are point-to-point signals and have different input setup times. All other signals are bused.
4. See the timing measurement conditions in Figure 1-5.
5. RST# is asserted and de-asserted asynchronously with respect to CLK.
6. All output drivers are floated when RST# is active.
7. For the purpose of Active/Float timing measurements, the Hi-Z or ‘off’ state is defined to be when the total current delivered
through the component pin is less than or equal to the leakage current specification.
TM1300-143
TM1300-166
TM1300-180
Symbol
Parameter
Min.
Max
Min.
Max
Min.
Max
Units
Notes
fSDRAM
MM_CLK frequency
143
MHz
1
TCS
Skew between MM_CLK0, CLK1
0.1
ns
2
TPD
Propagation delay of data, address, control
5.0
4.5
ns
3
TOH
Output hold time of data, address and control
1.5
1.3
ns
3
TSU
Input data setup time
1.0
0.4
0.5
ns
4
TIH
Input data hold time
1.5
ns
4
Symbol
Parameter
Min.
Max
Units
Notes
Tval-PCI (Bus)
Clk to signal valid delay, bused signals
2
11
ns
1,2,3
Tval-PCI (ptp)
Clk to signal valid delay, point-to-point signals
2
12
ns
1,2,3
Ton-PCI
Float to active delay
2
ns
1
TOff-PCI
Active to oat delay
28
ns
1,7
Tsu-PCI
Input setup time to CLK - bused signals
7
ns
3,4
Tsu-PCI (ptp)
Input setup time to CLK - point-to-point signals
12
ns
3,4
Th-PCI
Input hold time from CLK
0.2a
a. PCI Clock skew between two PCI devices must be lower than 1.8ns instead of 2ns as specied in PCI 2.1.
ns
4
Trst-PCI
Reset active time after power stable
1
ms
5
Trst-clk-PCI
Reset active time after CLK stable
100
s5
Trst-off-PCI
Reset active to output oat delay
40
ns
5,6,7
相關(guān)PDF資料
PDF描述
935266917557 SPECIALTY CONSUMER CIRCUIT, PBGA292
935268386557 SPECIALTY CONSUMER CIRCUIT, PBGA292
935267050025 SPECIALTY CONSUMER CIRCUIT, UUC
935267053005 SPECIALTY CONSUMER CIRCUIT, UUC
935267052005 SPECIALTY CONSUMER CIRCUIT, UUC
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參數(shù)描述
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