- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 269/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
269
The bit format of the Rx CP Interrupt Status Register
indicates that only three (3) bit-fields within this register
are active. The role of each of these bit fields follows.
Bit 0—HEC Byte Error Interrupt Status
A “1” in this “Reset-upon-Read” bit-field indicates the
Receive Cell Processor has detected a HEC Byte
error in an incoming cell, and has requested a “HEC
Byte Error” Interrupt, since the last read of this register.
Bit 1—“Change in LCD (Loss of Cell Delineation)
State” Interrupt Status
A “1” in this “Reset-upon-Read” bit-field indicates that
the Receive Cell Processor has changed its “LCD”
(Loss of Cell Delineation) state and has issued the
“Change in LCD State” interrupt, since the last read
of this register.
Note:
This type of interrupt could occur due to a transition
from the SYNC state to the HUNT state, in the “HEC Byte
Cell Delineation Algorithm”; during which the RxLCD pin
will toggle “high”. Additionally, this type of interrupt could
also occur due to the transition from the PRE-SYNC state
into the SYNC state. The user can distinguish between
these two possibilities by reading the RxLCD bit-field (bit 7) in
the Rx CP Configuration Register (Address = 4Ch).
Bit 2—Received OAM Cell Interrupt Status
A “1” in this “Reset-upon-Read” bit-field indicates that
the Receive Cell Processor has detected an OAM
Cell in the path of “incoming cells”; and has stored
the contents of this OAM cell in the “Receive OAM
Cell Buffer”, since the last read of this register. The
purpose of this interrupt is to alert the local μP/μC
that the “Receive OAM Cell Buffer” (within the UNI)
contains an OAM cell that needs to be read and
processed.
7.4
Receive UTOPIA Interface Block
7.4.1
Brief Description of the Receive UTOPIA
Interface Block
The Receive UTOPIA Interface Block provides a
“UTOPIA Level 2” compliant interface to interconnect
the UNI chip to ATM layer or ATM Adaptation Layer
processors, operating up to 800 Mbps. This interface
supports both an 8 and 16 bit wide data bus. Since
data is received at clock rates independent of the
ATM layer clock rate, the received cell data is written
into an internal FIFO by the Receive Cell Processor
block. This FIFO will be referred to as the Rx FIFO
throughout this document. The Receive Cell Processor
will delineate, check for HEC byte errors, filter and
de-scramble ATM Cells. Whatever cells were not
discarded by the Receive Cell Processor will be
written into the Rx FIFO, where it can be read out
from the UNI device by the ATM Layer Processor.
The Receive UTOPIA Interface Block will inform the
ATM Layer processor that it has cell data available for
reading, by asserting the RxClav pin “high”. Figure 84
on the following page presents a simple illustration of
the Receive UTOPIA Interface block and the
associated pins.
7.4.2
The purposes of the Receive UTOPIA Interface block
are to:
Receive filtered ATM cell data from the Receive
Cell Processor and make this data available to the
AAL or ATM Layer Processor.
Functional Description of Receive UTOPIA
Rx CP Interrupt Status Register (Address = 4Ch)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Received OAM
Cell Interrupt
Status
LCD
Interrupt Status
HEC Error
Interrupt Status
RO
RO
RO
RO
RO
RUR
RUR
RUR
F
IGURE
84. S
IMPLE
B
LOCK
D
IAGRAM
OF
R
ECEIVE
UTOPIA B
LOCK
OF
UNI.
Receive Utopia
Interface
RxClk
RxEnB
RxPrty
RxData[15:0]
RxSoC
RxClav/RxEmptyB*
RxAddr[4:0]
From Receive Cell Processor
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