- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 237/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
237
Bit 3—FERF (Far-End Receive Failure) Interrupt
Status
A “1” in this bit-field indicates that the FERF status
has changed since the last time this register bit was
read. In other words, this bit field will be asserted if:
The Receive DS3 Framer begins to detect the
“Yellow Alarm” (e.g., X bits of the incoming DS3
frame are set to 0).
The Receive DS3 Framer ceases in detecting the
“Yellow Alarm) (e.g., X bits has returned to “1”).
1.
2.
This bit-field is reset upon read.
Bit 4—“Change in IDLE Status” Interrupt Status
A “1” in this bit-field indicates that the Idle status has
changed since the last time this register bit was read.
Therefore, this bit-field will be asserted if:
The Receiver DS3 Framer just declares the “Idle”
condition
The Receiver DS3 Framer has just negated the
“Idle” condition.
1.
2.
Bit 5—“Change in AIS Status” Interrupt Status
A “1” in this bit field indicates that the AIS-Status of
the Receive DS3 Framer has changed since the last
time this register bit was read. Therefore, the Receive
DS3 Framer will set this bit when:
The Receive DS3 Framer declares an “AIS
Condition” or
The Receive DS3 Framer terminates the declara-
tion of an “AIS Condition”.
1.
2.
Bit 6—“Change in LOS (Loss of Signal) Status”
Interrupt Status
A “1” in this bit-field indicates that the “LOS-Status” of
the Receive DS3 Framer has changed since the last
time register bit was read. Therefore, the Receive
DS3 Framer will set this bit when:
The Receive DS3 Framer declares an “LOS
Condition” or,
The Receive DS3 Framer terminates the declara-
tion of an “LOS Condition”.
1.
2.
The Rx DS3 Interrupt Status Register is associated
with the Receive DS3 Interrupt Enable Register,
which has the exact same bit-format; and is used to
enable/disable each of these interrupt conditions. The
bit-format of the Rx DS3 Interrupt Enable Register is
presented below.
The user can enable a given interrupt condition by
writing a “1” to the corresponding bit-field. Likewise,
the user can disable a given interrupt condition by,
instead writing a “0” to that bit-field.
7.1.2.9.2
The Receive FEAC Processor
Interrupts
The Receive FEAC Processor will generate an
interrupt request under the following conditions.
Validation of an incoming FEAC Code
Removal of a previously validated FEAC Code
The servicing of interrupts associated with the
Receive FEAC Processor are supported by the Rx DS3
FEAC Interrupt Enable/Status Register. The features
associated with this register are presented below.
Rx DS3 FEAC Interrupt Enable/Status Register
The bit format of this register is presented below.
Rx DS3 Interrupt Enable Register (Address = 10h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
LOS
Interrupt
Enable
AIS
Interrupt
Enable
IDLE
Interrupt
Enable
FERF
Interrupt
Enable
AIC
Interrupt
Enable
OOF
Interrupt
Enable
Parity Error
Interrupt
Enable
RO
R/W
R/W
R/W
R/W
R/W
R/W
R/W
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
| XRT7295AE | E3 (34.368Mbps) Integrated line Receiver |
| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT7250 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
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| XRT7250IQ100 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
| XRT7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
| XR-T7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
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