- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 210/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
210
Note:
1. This bit is ignored if Unipolar mode is selected.
2. This selection also affects the operation of the
Receive DS3 Framer block
6.4.4.5.1
The UNI also allows the user to specify whether the
DS3 output data (via TxPOS and/or TxNEG output
pins) is to be updated on the rising or falling edges of
the TxLineClk signal. This selection is made by writing
to bit 2 of the UNI I/O Control Register, as depicted
below.
TxLineClk Clock Edge Selection
The following table relates the contents of this bit field
to the clock edge of TxClk that DS3 Data is output on
the TxPOS and/or TxNEG output pins.
Note:
The user will typically make the selection based
upon the “set-up” and “hold” time requirements of the
“Transmit LIU” IC.
Figure 59, Waveform/Timing Relationship between
TxLineClk, TxPOS and TxNEG-TxPOS and TxNEG
are configured to be updated on the rising edge of
TxLineClk.
T
ABLE
42: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/B3ZS*)
WITHIN
THE
UNI I/O C
ONTROL
R
EGISTER
AND
THE
B
IPOLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
DS3 F
RAMER
B
IT
4
B
IPOLAR
L
INE
C
ODE
0
B3ZS
1
AMI
UNI I/O Control Register (Address = 01h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
LOC Enable
Test PMON
Interrupt
Enable
Reset
AMI/B3ZS*
Unipolar/
Bipolar*
TxLine Clk
Inv
RxLine Clk Inv
Reframe
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
T
ABLE
43: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
UNI I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
B
IT
2
R
ESULT
0
Rising Edge:
Outputs on TxPOS and/or TxNEG are updated on the rising edge of TxLineClk.
See Figure 50 for timing relationship between TxLineClk, TxPOS and TxNEG signals, for this selection.
1
Falling Edge:
Outputs on TxPOS and/or TxNEG are updated on the falling edge of TxLineClk.
See
Figure 51 for timing relationship between TxLineClk, TxPOS and TxNEG signals, for this
selection.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
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| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
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