- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 123/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
123
Writing a “1” to this bit-field configures the UNI to au-
tomatically disable a given interrupt, following its acti-
vation. Writing a “0” to this bit-field configures the UNI
to leave the “Interrupt Enable” bits as is, following in-
terrupt activation.
If a user opts to implement the “Automatic Reset of In-
terrupt Enable Bits” feature, then he/she might wish to
configure the local μP/μC to go back and “re-enable”
these interrupts at a later time.
3.6.2
The UNI Interrupt Status Register and the UNI Inter-
rupt Enable Register each contain a bit-field for the
“One Second” Interrupt. If this interrupt is enabled
(within the UNI Interrupt Enable register), then the
UNI device will automatically generate an interrupt
request to the local μP/μC repeatedly at one-second
intervals. At a minimum, the “user’s” interrupt service
routine must service this interrupt by reading the UNI
Interrupt Status Register (Address = 05h). Once the
local μP/μC has read this register, then the following
things will happen.
The “One-Second Interrupt” bit-field, within the
UNI Interrupt Status Register, will be reset to “0”.
The UNI will negate the INT* (Interrupt Request)
output.
One Second Interrupts
1.
2.
The purpose of providing this “One Second” interrupt
is to allow the local μP/μC the opportunity to perform
certain tasks at one-second intervals. The user can
accomplish this by including the performance of
these various tasks as a part of the Interrupt Service
Routine, for the “One-Second” type interrupt. Some
of these tasks could include:
Reading in the contents of the “One-Second”
Performance Monitor registers
Reading various other Performance Monitor
registers.
Writing a new PMDL Message into the “Transmit
LAPD” Message Buffer.
After the LAPD Transmitter has been enabled and
commanded to initiate transmission of the LAPD
Message frame (containing the PMDL Message,
residing within the “Transmit LAPD Message” buffer);
the LAPD Transmitter will continue to re-transmit this
same LAPD Message frame repeatedly at one-second
intervals until it has been disabled. If the user writes a
new PMDL message into the Transmit LAPD Message
buffer immediately following the occurrence of a
“One-Second” interrupt, then he/she can be sure that
this “write activity” will not interfere with this periodic
transmission of the LAPD Message frames.
Notes regarding the UNI Interrupt Enable and UNI
Interrupt Status Registers:
The UNI Interrupt Enable Register allows the
user to globally disable all potential interrupts
within a given functional block by writing a ‘0’ into
the appropriate bit-field of this register. However,
the UNI Interrupt Enable Register does not allow
the user to globally enable all potential interrupts
within a given functional block. In other words,
enabling a given functional block does not auto-
matically enable all of its potential interrupt
sources. Those potential interrupt sources that
have been disabled at the “source level” will
remain disabled, independent of the status of
their associated functional blocks.
The UNI Interrupt Enable Register is set to 00h
upon power up or reset. Therefore, the user will
have to write some “1s” to this register in order to
enable some of the interrupts.
1.
2.
The remainder of the registers, presented in Table 6 will
be presented in the discussion of their corresponding
functional blocks. These discussions will present
more details about the interrupt causes and how to
properly service them.
3.7
Interfacing the UNI to an Intel type
Microprocessor
The UNI can be interfaced to both Intel-type and
Motorola type microprocessors/microcontrollers. The
following sections will provide one example for each
type of processor. This section discusses how to inter-
face the XRT7245 DS3 UNI to the 8051 microcontroller.
Address = 01h, UNI I/O Control Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
LOC Enable
Test
PMON
Interrupt
Enable Reset
AMI/B3ZS*
Unipolar/
Bipolar*
TxLine
Clk Inv
RxLine
Clk Inv
Reframe
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
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| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
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