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參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡接口（DS3異步傳輸模式用戶網(wǎng)絡接口） |
| 文件頁數(shù)： | 158/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
158
Figure 39 depicts a “Multi-PHY” system consisting of
an ATM Layer processor and two (2) UNI devices,
which are designated as “UNI #1” and “UNI #2”. In
this figure, both of the UNIs are connected to the ATM
Layer processor via a common “Transmit UTOPIA” Da-
ta Bus, a common “Receive UTOPIA” Data Bus, a
common “TxClav” line, a common “RxClav” line, as
well as common TxEnB*, RxEnB*, TxSoC and RxSoC
lines. The ATM Layer processor will also be addressing
both the Transmit and Receive UTOPIA Interface
blocks via a common “UTOPIA” address bus
(Ut_Addr[4:0]) Therefore, the Transmit and Receive
UTOPIA Interface Blocks, within a given UNI might
have different addresses; as depicted in Figure 39.
The UTOPIA Address values that have been assigned
to each of the Transmit and Receive UTOPIA Interface
blocks, within Figure 39, are listed below in Table 15.
Recall that the Transmit UTOPIA Interface blocks were
assigned these addresses by writing these values into
the “Tx UTOPIA Address Register” (Address = 70h)
within their “host” UNI device. The discussion of the
Receive UTOPIA Interface blocks, within UNIs #1
and #2 is presented in Section 7.4.2.2.2.2.1.
F
IGURE
39. A
N
I
LLUSTRATION
OF
M
ULTI
-PHY O
PERATION
WITH
UNI D
EVICES
#1
AND
#2
TxData[15:0]
TxAddr[4:0]
TxPrty
TxEnb*
TxSoC
TxClav
RxData[15:0]
RxAddr[4:0]
RxPrty
RxEnb*
RxSoC
RxClav
UNI # 1
TxAddr = 00h
RxAddr = 01h
TxData[15:0]
TxAddr[4:0]
TxPrty
TxEnb*
TxSoC
TxClav
RxData[15:0]
RxAddr[4:0]
RxPrty
RxEnb*
RxSoC
RxClav
UNI # 2
TxAddr = 02h
RxAddr = 03h
TxData[15:0]
Ut_Addr[4:0]
Tx_Parity
Tx_Ut_WR*
Tx_SoC_out
TxClav_In
RxData[15:0]
Rx_Parity
Rx_Ut_Rd*
Rx_SoC_In
RxClav_In
ATM Layer Processor
T
ABLE
15: UTOPIA A
DDRESS
V
ALUES
OF
THE
UTOPIA I
NTERFACE
BLOCKS
ILLUSTRATED
IN
F
IGURE
39.
B
LOCK
UTOPIA A
DDRESS
V
ALUE
Transmit UTOPIA Interface block—UNI #1
00h
Receive UTOPIA Interface block—UNI #1
01h
Transmit UTOPIA Interface block—UNI #2
02h
Receive UTOPIA Interface block—UNI #2
03h
相關(guān)PDF資料 |
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