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參數(shù)資料
| 型號(hào)： | pentium III |
| 廠商： | Intel Corp. |
| 英文描述： | pentium III Processor for the PGA370 Socket at 500MHz to 933MHz(工作頻率500到933兆赫茲活動(dòng)帶PGA370插孔奔III處理器) |
| 中文描述： | 奔騰III處理器在500MHz到933MHz的（工作頻率500到933兆赫茲活動(dòng)帶PGA370插孔奔三處理器的PGA370插座） |
| 文件頁(yè)數(shù)： | 33/78頁(yè) |
| 文件大小： | 610K |
| 代理商： | PENTIUM III |
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Datasheet
33
Pentium
III Processor for the PGA370 Socket at 500 MHz to 933 MHz
Figure 7. BCLK, PICCLK, and TCK Generic Clock Waveform
Figure 8. System Bus Valid Delay Timings
Figure 9. System Bus Setup and Hold Timings
T
r
= T5, T25, T34, (Rise Time)
T
f
= T6, T26, T35, (Fall Time)
T
h
= T3, T23, T32, (High Time)
T
l
= T4, T24, T33, (Low Time)
T
= T1, T22, T31 (BCLK, TCK, PICCLK Period)
V1 = BCLK is referenced to 0.5V. TCK is referenced to V
REF
- 200mV.
PICCLK is referenced to 0.7V.
V2 = BCLK is referenced to 2.0V. TCK is referenced to VREF - 200mV.
PICCLK is referenced to 1.7V.
V3 = BCLK and PICCLK are referenced to 1.25V. TCK is referenced to V
REF
.
V2
V3
V1
t
r
t
p
t
f
t
h
t
l
CLK
CLK
Signal
Valid
Valid
Tx
V
Tx
Tpw
Tx = T7, T11, T29a, T29b (Valid Delay)
Tpw = T14, T15 (Pulse Width)
V = 1.0V for AGTL+ signal group; 0.75V for CMOS, APIC and TAP signal groups
CLK
Signal
Valid
Ts
V
Th
Ts = T8, T12, T27 (Setup Time)
Th = T9, T13, T28 (Hold Time)
V = 1.0V for AGTL+ signal group; 0.75V for APIC and TAP signal groups
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