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參數(shù)資料
| 型號(hào)： | PD784976A |
| 廠商： | NEC Corp. |
| 英文描述： | 16-Bit Single-Chip Microcontroller |
| 中文描述： | 16位單片機(jī) |
| 文件頁(yè)數(shù)： | 226/400頁(yè) |
| 文件大?。?/td> | 2023K |
| 代理商： | PD784976A |
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226
CHAPTER 14 VFD CONTROLLER/DRIVER
User
’
s Manual U15017EJ2V0UD
14.4 Display Data Memory
The display data memory is a 96-byte RAM area that stores data to be displayed, and is mapped to addresses
EA00H to EA5FH.
The VFD controller reads the data stored in the display data memory independently of the CPU operation for VFD
display (DMA operation).
The area of the display data memory not used for display can be used as a normal RAM area.
At key scan timing, all the VFD output pins are cleared to 0, and the data of the output latches of ports 7 to 10 are
output to FIP16/P70 to FIP47/P107.
The address location of the display data memory is as follows:
With 48 VFD output pins and 16 patterns
The addresses of the display data memory corresponding to the data output at each display timing (T0 to T15)
are as shown in Figure 14-6 (for example, T0 = EA00H to EA05H, and T1 = EA06H to EA0BH). When 48 VFD
output pins (FIP0 to FIP47) are used, one block of display data consists of 6 bytes. VFD output pins 0 (FIP0)
to 47 (FIP47) correspond to one block of display data sequentially, starting from the least significant bit toward
the most significant bit.
Figure 14-6. Relation Between Address Location of Display Data Memory and VFD Output
(with 48 VFD Output Pins and 16 Patterns)
T3
T2
T1
T0
47 40
(VFD output pins)
Address
Display timing
E A 5 A H - E A 5 F H
7 0
5 F H
5 E H
5 D H
5 C H
5 B H
5 A H
T15
5 9 H
5 8 H
5 7 H
5 6 H
5 5 H
5 4 H
T14
1 7 H
1 6 H
1 5 H
1 4 H
1 3 H
1 2 H
1 1 H
1 0 H
0 F H
0 E H
0 D H
0 C H
0 B H
0 A H
0 9 H
0 8 H
0 7 H
0 6 H
0 5 H
0 4 H
0 3 H
0 2 H
0 1 H
0 0 H
T
KS
E A 5 4 H - E A 5 9 H
E A 1 2 H - E A 1 7 H
E A 0 C H - E A 1 1 H
E A 0 6 H - E A 0 B H
E A 0 0 H - E A 0 5 H
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