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參數(shù)資料
| 型號(hào)： | PD780336GC-XXX-9EV |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 327/421頁 |
| 文件大?。?/td> | 2323K |
| 代理商： | PD780336GC-XXX-9EV |
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327
CHAPTER 19 STANDBY FUNCTION
User
’
s Manual U14701EJ3V0UD
19.2 Standby Function Operations
19.2.1 HALT mode
(1) HALT mode setting and operating statuses
The HALT mode is set by executing the HALT instruction. It can be set with the main system clock or the
subsystem clock.
The operating statuses in the HALT mode are described below.
Table 19-1. HALT Mode Operating Statuses
HALT Mode
Setting
During HALT Instruction Execution
Using Main System Clock
During HALT Instruction Execution
Using Subsystem Clock
Without Subsystem
Clock
Note 1
With Subsystem
Clock
Note 2
With Main System
Clock Oscillation
With Main System
Clock Oscillation Stopped
Item
Clock generator
Both main system clock and subsystem clock can be oscillated. Clock supply to CPU stops.
CPU
Operation stops.
Port (output latch)
Status before HALT mode setting is held.
16-bit timer/event
counter 0
Operable
Operation stops.
16-bit timer/event
counter 4
Operable
Operable when TI4 is
selected as count clock.
8-bit timer/event
counters 50, 51, 52
Operable
Operable when TI50,
TI51, and TI52 are
selected as count clock.
Watch timer
Operable when f
X
/2
8
is
selected as count clock.
Operable
Operable when f
XT
is
selected as count clock.
Watchdog timer
Operable
Operation stops.
Clock output
Operable
Operable when f
XT
is
selected as count clock.
Buzzer output
Operation stops.
A/D converter
Operation stops.
D/A converter
Operation stops.
Serial interface
UART0
Operable
Operation stops.
Serial interface CSI1
Operable with external
Serial interface SIO3
SCK.
LCD controller/driver
Operable when f
X
/2
6
to f
X
/2
8
is selected as
count clock.
Operable
Operable when f
XT
is
selected as count clock.
Notes 1.
Including case when external clock is not supplied.
2.
Including case when external clock is supplied.
相關(guān)PDF資料 |
PDF描述 |
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