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參數(shù)資料
| 型號(hào)： | ORT42G5-EV |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 63/119頁(yè) |
| 文件大小： | 0K |
| 描述： | BOARD EVAL ORT42G5/CABLE/ADAPTER |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | ORCA® 4 系列 |
| 類(lèi)型： | FPGA |
| 適用于相關(guān)產(chǎn)品： | ORT42G5 |
| 所含物品： | 板，線纜，電源 |
| 其它名稱(chēng)： | ORT42G5EV |
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Lattice Semiconductor
ORCA ORT42G5 and ORT82G5 Data Sheet
48
Figure 29. Receive Clocking for a Dual Alignment in a Single Quad (Similar Connections Would Be Used for
Quad B)
For receive quad alignment, RSYS_CLK_[A1,B1] and RSYS_CLK_[A2,B2] can be tied together as shown for quad
A and B in Figure 30. In receive eight-channel alignment, either RCK78A or RCK78B can be used to source
RSYS_CLK_[A1,A2] and RSYS_CLK_[B1,B2] as shown in Figure 31.
Figure 30. Clocking for Quad Alignment in a Single Quad (Similar Connections Would Be Used for Quad B)
Common Logic, Quad A
Channel AA
Channel AB
Channel AD
Channel AC
REFCLK[P:N]_A
2
156.25 MHz
RCK78A
RWCKAA
RWCKAC
RSYS_CLK_A1
RSYS_CLK_A2
FPGA
Logic
Two Bidirectional Channels
of 3.125 Gbps
Serial Data
RWCKAB
RWCKAD
All Clocks at
78.125 MHZ
TCK78A
TSYS_CLK_AA
TSYS_CLK_AB
TSYS_CLK_AC
TSYS_CLK_AD
Two Bidirectional Channels
of 3.125 Gbps
Serial Data
Common Logic, Quad A
Channel AA
Channel AB
Channel AD
Channel AC
REFCLK[P:N]_A
2
156.25 MHz
RCK78A
RWCKAA
RWCKAC
RSYS_CLK_A1
RSYS_CLK_A2
FPGA
Logic
Four Bidirectional Channels
of 3.125 Gbps
Serial Data
RWCKAB
RWCKAD
All Clocks at
78.125 MHZ
TCK78A
TSYS_CLK_AA
TSYS_CLK_AB
TSYS_CLK_AC
TSYS_CLK_AD
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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