參數(shù)資料
型號(hào)： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁(yè)數(shù)： 855/1387頁(yè)
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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MOTOROLA
Chapter 13. Queued Analog-To-Digital Converter (QADC64E)
13-13
Programming the QADC64E Registers
Attempts to read assignable data space in the unrestricted access mode when the
space is programmed as supervisor space causes the bus master to assert a bus error
condition and no data is returned.
Attempts to write assignable data space in the unrestricted access mode when the
space is programmed as supervisor space causes the bus master to assert a bus error
condition and the register is not written.
S/U = Supervisor/Unrestricted
QADC64E bus error = Caused by QADC64E
Master bus error = Caused by bus master
Access to QADCTEST register will act as a reserved/unimplemented register unless in factory test mode
The bus master indicates the supervisor and user space access with the function code bits
(FC[2:0]) on the IMB. For privilege violations, refer to the Chapter 9, “External Bus
Interface” to determine the consequence of a bus error cycle termination.
The supervisor-only data space segment contains the QADC64E global registers, which
include the QADCMCR, the QADCTEST, and the QADCINT. The supervisor/unrestricted
space designation for the CCW table, the result word table, and the remaining QADC64E
registers is programmable.
13.2.1.4 Master/Slave Operation and Multi-Module Synchronous
Clocks
Master/slave mode operation is controlled by two bits in the module configuration register.
The first is QADCMCR MSTR field, which, when set makes the module the master and
causes that module’s conversion clock to be output on the slave clock input/output. If the
QADCMCR MSTR bit is cleared, then that module is set up as a slave. When set as a slave,
the module’s QADCMCR EXTCLK may be set, causing the module to use the slave clock
signal input as the conversion clock.
If a module is configured as a master, then the QADCMCR EXTCLK bit should be set low.
If a module is configured as a slave, then the QADCMCR EXTCCLK bit may be left clear,
in which case the module will operate off of the internal conversion clock, or it may be set,
in which case the module will operate off of the slave clock input/output.
Table 13-6. QADC64E Bus Error Response
S/U
Mode
SUPV Bit
Supervisor-Only
Register
Supervisor/
Unrestricted Register
Reserved/
Unimplemented
Register
U
0
QADC64E bus error
Valid access
QADC64E bus error
U
1
Master bus error
S
0
Valid access
QADC64E bus error
S
1
Valid access
QADC64E bus error
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