參數(shù)資料
型號(hào)： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 514/1387頁
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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MOTOROLA
Chapter 3. Central Processing Unit
3-59
Operating Environment Architecture (OEA)
When a system call exception is taken, instruction execution resumes at offset 0x00C00
from the physical base address indicated by MSR[IP].
3.15.4.11 Trace Exception (0x0D00)
A trace interrupt occurs if MSR[SE] = 1 and any instruction except rfi is successfully
completed or MSR[BE]= 1 and a branch is completed. Notice that the trace interrupt does
not occur after an instruction that caused an interrupt (for instance, sc). Monitor/debugger
software must change the vectors of other possible interrupt addresses to single-step such
instructions. If this is unacceptable, other debug features can be used. Refer to Chapter 22,
“Development Support,” for more information. See Table 3-34 for trace-exception register
settings.
Table 3-33. Register Settings Following a System Call Exception
Register
Setting Description
Save/Restore Register 0 (SRR0) 1
1 If the exception occurs during a data access in “Decompression On” mode, the SRR0 register will contain the address
of the Load/Store instruction in compressed format. If the exception occurs during an instruction fetch in
“Decompression On” mode, the SRR0 register will contain an indeterminate value.
All
Set to the effective address of the instruction following the
System Call instruction
Save/Restore Register 1 (SRR1)
[0:15]
Undefined
[16:31]
Loaded from MSR[16:31]
Machine State Register (MSR)
IP
No change
ME
No change
LE
Set to value of ILE bit prior to the exception
DCMPEN
This bit is set according to
(BBCMCR[EN_COMP] & BBCMCR[EXC_COMP])
Other
Cleared to 0
Table 3-34. Register Settings Following a Trace Exception
Register Name
Bits
Description
Save/Restore Register 0 (SRR0) 1
1 If the exception occurs during a data access in “Decompression On” mode, the SRR0 register will contain the address
of the Load/Store instruction in compressed format. If the exception occurs during an instruction fetch in
“Decompression On” mode, the SRR0 register will contain an indeterminate value.
All
Set to the effective address of the instruction following the
executed instruction
Save/Restore Register 1 (SRR1)
1:4
Cleared to 0
10:15
Cleared to 0
Other
Loaded from bits [16:31] of MSR. In the current implementation,
bit 30 of the SRR1 is never cleared, except by loading a zero
value from MSR[RI]
Machine State Register (MSR)
IP
No change
ME
No change
LE
Bit is copied from ILE
DCMPEN
This bit is set according to
(BBCMCR[EN_COMP] & BBCMCR[EXC_COMP])
Other
Cleared to 0
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