參數(shù)資料
型號： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 662/1387頁
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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MOTOROLA
Chapter 8. Clocks and Power Control
8-9
Internal Clock Signals
PORESET. Their values must be stable as long as this line is asserted. The configuration
modes are shown in Table 8-1. MODCK1 specifies the input source to the SPLL (main
system oscillator or EXTCLK). MODCK1, MODCK2, and MODCK3 together determine
the multiplication factor at reset and the functionality of limp mode.
If the configuration of PITRTCLK and TMBCLK and the SPLL multiplication factor is to
remain unchanged in power-down low-power mode, the MODCK signals should not be
sampled at wake-up from this mode. In this case the PORESET pinshouldremainnegated
and HRESET should be asserted during the power supply wake-up stage.
When MODCK1 is cleared, the output of the main oscillator is selected as the input to the
SPLL. When MODCK1 is asserted, the external clock input (EXTCLK pin) is selected as
the input to the SPLL. In all cases, the system clock frequency (freqgclk2) can be reduced
by the DFNH[0:2] bits in the SCCR. Note that freqgclk2(max) occurs when the DFNH bits
are cleared.
The TBS bit in the SCCR selects the time base clock to be either the SPLL input clock or
GCLK2. When the backup clock is functioning as the system clock, the backup clock is
automatically selected as the time base clock source.
The PITRTCLK frequency and source are specified by the RTDIV and RTSEL bits in the
SCCR. When the backup clock is functioning as the system clock, the backup clock is
automatically selected as the time base clock source.
When the PORESET pin is negated (driven to a high value), the MODCK1, MODCK2, and
MODCK3 values are not affected. They remain the same as they were defined during the
most recent power-on reset.
Table 8-1 shows the clock configuration modes during power-on reset (PORESET
asserted).
NOTE
The MODCK[1:3] are shared functions with IRQ[5:7]. If
IRQ[5:7] are used as interrupts, the interrupt source should be
removed during PORESET to insure the MODCK pins are in
the correct state on the rising edge of PORESET.
Table 8-1. Reset Clocks Source Configuration
MODCK[1:3] 1
Default Values after PORESET
SPLL Options
LME
RTSEL
MF + 1
PITCLK Di-
vision
TMBCLK
Division
000
0
1
4
Used for testing purposes.
001
0
1
256
16
Normal operation, PLL enabled.
Main timing reference is crystal osc (20
MHz).
Limp mode disabled.
相關(guān)PDF資料
PDF描述
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
MPC603CQ50 32-BIT, 50 MHz, RISC PROCESSOR, CQFP240
MPC60340 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
MPC603CQ40 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
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參數(shù)描述
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