參數(shù)資料
型號(hào)： MC68306PV16
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 16.67 MHz, MICROPROCESSOR, PQFP144
封裝： PLASTIC, TQFP-144
文件頁(yè)數(shù)： 150/191頁(yè)
文件大?。?/td> 1311K
代理商： MC68306PV16
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MOTOROLA
MC68306 USER'S MANUAL
3- 29
The possible bus cycle terminations can be summarized as follows (case numbers refer to
Table 3-1).
Normal Termination:
DTACK is asserted. BERR and HALT remain negated (case 1).
Halt Termination:
HALT is asserted coincident with or preceding DTACK, and
BERR remains negated (case 2).
Bus Error Termination: BERR is asserted in lieu of, coincident with, or preceding
DTACK (case 3).
Retry Termination:
HALT and BERR asserted in lieu of, coincident with, or before
DTACK (case 5).
Table 3-1 shows the details of the resulting bus cycle terminations for various
combinations of signal sequences.
Table 3-1.
DTACK, BERR , and HALT Assertion Results
Case
No.
Control
Signal
Asserted on Rising
Edge of State
EC000 Core Results
N
N+2
1
DTACK
BERR
HALT
A
NA
S
NA
X
Normal cycle terminate and continue.
2
DTACK
BERR
HALT
A
NA
A/S
S
NA
S
Normal cycle terminate and halt. Continue
when HALT negated.
3
DTACK
BERR
HALT
X
A
NA
X
S
NA
Terminate and take bus error trap.
4
DTACK
BERR
HALT
A
NA
S
A
NA
Normal cycle terminate and continue.
5
DTACK
BERR
HALT
X
A
A/S
X
S
Terminate and retry when HALT removed.
6
DTACK
BERR
HALT
A
NA
S
A
Normal cycle terminate and continue.
LEGEND:
N — The number of the current even bus state (e.g., S4, S6, etc.)
A — Signal asserted in this bus state
NA — Signal not asserted in this bus state
X — Don't care
S — Signal asserted in preceding bus state and remains asserted in this state
NOTE: All operations are subject to relevant setup and hold times.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
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