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參數(shù)資料
| 型號： | HYB25R144180C |
| 廠商： | SIEMENS AG |
| 英文描述： | 144-Mbit direct RDRAM(144 Mbit 直接 RDRAM) |
| 中文描述： | 144兆位的直接的RDRAM（144兆直接的RDRAM） |
| 文件頁數(shù)： | 56/93頁 |
| 文件大?。?/td> | 919K |
| 代理商： | HYB25R144180C |
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Direct RDRAM
128/144-MBit (256K
×
16/18
×
32s)
Data Book
56
2.00
Figure 40
TFRM Register
Figure 41
TRDLY Register
11
0
14
0
0
15
0
0
13 12
Address: 049
16
Control Register: TFRM
0
0
10 9
0
0
0
7
8
6
3
0
0
5
4
2
0
Read/write register.
Reset value is undefined.
TFRM3...0 - Specifies the position of the framing
point in
t
CYCLE
units. This value must be greater
or equal to the
t
FRM,MIN
parameter. This is
the minimum offset between a ROW packet
(which places a device at ATTN) and the first
COL packet (directed to that device) which must
be framed. This field may be written with the
values “0111” (7 *
t
CYCLE
) through “1010”
(10 *
t
CYCLE
). TFRM is usually set to the value
which matches the largest
t
RCD,MIN
parameter
(modulo 4 *
t
CYCLE
) that is present in an RDRAM
in the memory system. Thus, if an RDRAM with
t
RCD, MIN
= 11 *
t
CYCLE
were present, then TFRM
would be programmed to 7 *
t
CYCLE
.
TFRM3...0
1
SPD04286
11
0
14
0
0
15
0
0
13 12
Address: 04A
16
Control Register: TCDLY1
0
0
10 9
0
0
0
7
8
6
3
0
0
0
5
4
2
TCDLY1
0
Read/write register.
Reset value is undefined.
TCDLY1 - Specifies the value of the
t
CDLY1-C
core
parameter in
t
CYCLE
units. This adds a programm-
able delay to Q (read data) packets, permitting
round trip read delay to all devices to be equalized.
This field may be written with the values
“000” (0 *
t
CYCLE
) through “010” (2 *
t
CYCLE
). Refer
to Figure 39 for more details.
1
SPD04287
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| HYB3116160BST-50 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:1M x 16-Bit Dynamic RAM 1k & 4k -Refresh |
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