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參數(shù)資料
| 型號(hào)： | HMS30C2000 |
| 英文描述： | [Application Specific Solution Product] |
| 中文描述： | [專用解決方案產(chǎn)品] |
| 文件頁(yè)數(shù)： | 47/161頁(yè) |
| 文件大小： | 973K |
| 代理商： | HMS30C2000 |
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HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
47
2.3.2.
User Accessible Registers (Base = 0x1830_0000)
This section describes the registers in the Clock Module. The address value on the table shows the
relative address in hexadecimal. The width describes the number of bits in the register. The access
field specifies the valid access type for the register, where ‘RW’ stands for read and writes access,
and ‘RO’ for read only access, respectively. ‘C’ following ‘RW’ or ‘RO’ means the corresponding
bit is cleared after writing “1” in the matching position.
Table 2.7 Registers for PLL & Watchdog Timer
Name
Address
Width
Access
Description
PLL Enable
0x00
32
RW
Enable for PLL clocks
WDT control
0x04
32
RW
Control for watch dog timer
WDT interval
0x08
32
RW
Time interval for watch dog timer
Main PLL Control
0x0c
32
RW
Control for main PLL
PLL Reset
0x10
32
R
Status of PLL
2.3.2.1.
PLL Enable
This register is used to select internal three clocks between external low frequency clock and
internal PLL output clock.
Table 2.8 PLL control
Address :
1830_0000
Bits
Access Default Description
31:4
0x00
Reserved
3
RW
0x1
Bus Clock Ratio vs. CPU clock. SCLK is from the Bus Clock.
0 = Bus Clock is Divided by 2 from CPU clock
1 = Bus Clock is delibered directly from CPU clock
2:1
0x0
Reserved
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PDF描述 |
|---|---|
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參數(shù)描述 |
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| HMS30C7210 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM Based 32-Bit Microprocessor |
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