(VDD = 1.8V ±1" />
參數(shù)資料
型號: DS3106LN+
廠商: Maxim Integrated Products
文件頁數(shù): 84/92頁
文件大?。?/td> 0K
描述: IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 160
類型: 定時卡 IC,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum,電信
輸入: CMOS,TTL
輸出: CMOS,LVDS,LVPECL,TTL
電路數(shù): 1
比率 - 輸入:輸出: 2:2
差分 - 輸入:輸出: 無/是
頻率 - 最大: 312.5MHz
電源電壓: 1.62 V ~ 1.98 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-LQFP(10x10)
包裝: 托盤
產(chǎn)品目錄頁面: 1429 (CN2011-ZH PDF)
DS3106
85
10.5 JTAG Interface Timing
Table 10-10. JTAG Interface Timing
(VDD = 1.8V ±10%; VDDIO = 3.3V ±5%, TA = -40°C to +85°C.) (See Figure 10-4.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
JTCLK Clock Period
t1
1000
ns
JTCLK Clock High/Low Time (Note 1)
t2/t3
50
500
ns
JTCLK to JTDI, JTMS Setup Time
t4
50
ns
JTCLK to JTDI, JTMS Hold Time
t5
50
ns
JTCLK to JTDO Delay
t6
2
50
ns
JTCLK to JTDO High-Z Delay (Note 2)
t7
2
50
ns
JTRST Width Low Time
t8
100
ns
Note 1:
Clock can be stopped high or low.
Note 2:
Not tested during production test.
Figure 10-4. JTAG Timing Diagram
t1
JTDO
t4
t5
t2
t3
t7
JTDI, JTMS,
JTRST
t6
JTRST
t8
JTCLK
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PDF描述
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