參數(shù)資料
型號: DS3106LN+
廠商: Maxim Integrated Products
文件頁數(shù): 11/92頁
文件大?。?/td> 0K
描述: IC TIMING LINE CARD 64-LQFP
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 160
類型: 定時卡 IC,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),SONET/SDH,Stratum,電信
輸入: CMOS,TTL
輸出: CMOS,LVDS,LVPECL,TTL
電路數(shù): 1
比率 - 輸入:輸出: 2:2
差分 - 輸入:輸出: 無/是
頻率 - 最大: 312.5MHz
電源電壓: 1.62 V ~ 1.98 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-LQFP(10x10)
包裝: 托盤
產(chǎn)品目錄頁面: 1429 (CN2011-ZH PDF)
DS3106
19
7.7
DPLL Architecture and Configuration
The T0 DPLL is a digital PLL with separate analog PLLs (APLLs) as output stages as well as some outputs that are
not cleaned up by an APLL. This architecture combines the benefits of both PLL types. See Figure 7-1.
Figure 7-1. DPLL Block Diagram
T0 DPLL
Locking
Frequency
T0
PFD and
Loop Filter
T0
Foward
DFS
T0
Feedback
DFS
DIG12
DFS
T0 selected
reference
OC3, OC6
T0CR1:T0FREQ[2:0]
OCRm:OFREQn[3:0]
OCR5:AOFn
T4CR1:T4FREQ[3:0]
T0CR1:T0FT4[2:0]
APLL
Output
Dividers
T0
Output
APLL
T0
APLL
DFS
APLL
Output
Dividers
T4
Output
APLL
T4
APLL
DFS
DIG12
DFS
2K8K
DFS
MCR6:DIG2SS
MCR6:DIG2F[1:0]
MCR6:DIG2AF
MCR6:DIG1SS
MCR6:DIG1F[1:0]
OUTPUT DFS
FSYNC
DFS
DIG2
DIG1
2K8K
ICRn:FREQ[3:0]
APLL
Output
Dividers
T0
Output
APLL2
T0
APLL2
DFS
2
FSYNC,
MFSYNC
OCR4:FSEN, MFSEN
FSCR1:8KINV, 2KINV
FSCR1:8KPOL, 2KPOL
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PDF描述
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DS3107FRAB0 制造商:Thomas & Betts 功能描述:30A,REC,2P3W,MG,107,AB0,125,SC
DS3107MP000 制造商:Thomas & Betts 功能描述:30A,PLG,2P3W,MG,107,125V
DS3107MP00K 制造商:Thomas & Betts 功能描述:30A,PLG,2P3W,MG,107,125V,CC