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參數(shù)資料
| 型號： | DS3106LN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 48/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 160 |
| 類型： | 定時卡 IC，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum，電信 |
| 輸入： | CMOS，TTL |
| 輸出： | CMOS，LVDS，LVPECL，TTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 312.5MHz |
| 電源電壓： | 1.62 V ~ 1.98 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-LQFP（10x10） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS3106
52
Register Name:
MCR8
Register Description:
Master Configuration Register 8
Register Address:
3Ah
Bit #
7
6
5
4
3
2
1
0
Name
—
OC6SF[1:0]
Default
0
1
0
For Rev A2 devices, in LVPECL mode the differential output voltage will be higher than the MAX VODPECL spec in
Table 10-5 unless an adjustment register is written with the proper value. If differential voltages larger than
VODPECL,MAX are unacceptable, the following procedures must be followed when writing the OC6SF fields in this
register. If differential voltages larger than VODPECL,MAX are acceptable, only the OC6SF field must be written.
Procedure to configure OC6 for LVPECL mode:
1) Set the OC6SF[1:0] field to 01b.
2) Write 01h to address 01FFh.
3) Write 55h to the adjustment register at address 01D8h.
4) Write 00h to address 01FFh.
Procedure to configure OC6 for LVDS mode:
1) Set the OC6SF[1:0] field to 10b.
2) Write 01h to address 01FFh.
3) Write 00h to the adjustment register at address 01D8h.
4) Write 00h to address 01FFh.
Bits 1 and 0: Output Clock 6 Signal Format (OC6SF[1:0]). See Section 7.8.1.
00 = Output disabled (powered down)
01 = 3V LVPECL level compatible
10 = 3V LVDS compatible (default)
11 = 3V LVDS compatible
Register Name:
MCR9
Register Description:
Master Configuration Register 9
Register Address:
3Bh
Bit #
7
6
5
4
3
2
1
0
Name
AUTOBW
—
LIMINT
—
Default
1
0
1
Bit 7: Automatic Bandwidth Selection (AUTOBW). See Section 7.7.2.
0 = Always selects locked bandwidth from the T0LBW register.
register) as appropriate.
Bit 3: Limit Integral Path (LIMINT). When this bit is set to 1, the T0 DPLL’s integral path is limited (i.e., frozen)
when the DPLL reaches minimum or maximum frequency, as set by the HARDLIM field in DLIMIT1 and DLIMIT2.
When the integral path is frozen, the current DPLL frequency in registers FREQ1, FREQ2, and FREQ3 is also
frozen. Setting LIMINT = 1 minimizes overshoot when the DPLL is pulling in. See Section 7.7.2.
0 = Do not freeze integral path at min/max frequency.
1 = Freeze integral path at min/max frequency.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
| DS3106LN+ | 功能描述:計時器和支持產(chǎn)品 Line Card Timing IC RoHS:否 制造商:Micrel 類型:Standard 封裝 / 箱體:SOT-23 內(nèi)部定時器數(shù)量:1 電源電壓-最大:18 V 電源電壓-最小:2.7 V 最大功率耗散: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Reel |
| DS3107FP000 | 制造商:Thomas & Betts 功能描述:30A,CON,2P3W,MG,107,125V |
| DS3107FRAB0 | 制造商:Thomas & Betts 功能描述:30A,REC,2P3W,MG,107,AB0,125,SC |
| DS3107MP000 | 制造商:Thomas & Betts 功能描述:30A,PLG,2P3W,MG,107,125V |
| DS3107MP00K | 制造商:Thomas & Betts 功能描述:30A,PLG,2P3W,MG,107,125V,CC |
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