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參數(shù)資料
| 型號： | CL-PS7111-VC-A |
| 廠商： | CIRRUS LOGIC INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Low-Power System-on-a-Chip |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | VQFP-208 |
| 文件頁數(shù)： | 32/105頁 |
| 文件大?。?/td> | 1207K |
| 代理商： | CL-PS7111-VC-A |
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September 1997
31
PRELIMINARY DATA BOOK v2.0
FUNCTIONAL DESCRIPTION
CL-PS7111
Low-Power System-on-a-Chip
An example of the DRAM connections for a typical system can be found in
Figure 3-3 on page 20
.
Table 3-10
and
Table 3-11
show the address mapping for various DRAMs with square and non-square
row and address inputs, assuming two
×
16 devices are connected to each RAS line, with 32-bit-wide
DRAM operation selected. This mapping is then repeated every 256 Mbytes for each DRAM bank. nis
derived as shown in
Equation 3-1
.
n
=
0
×
C
+
bank number
Equation 3-1
where,
0
×
C for bank 0
0
×
D for bank 1)
Table 3-10. DRAM Address Mapping for an External 32-Bit-Wide DRAM Memory System
Device Size
Address
Configuration
Total Size of Bank
Address Range of
Segment(s)
Size of Segment(s)
4 Mbits
9 Row
×
9 Column
1 Mbyte
n000.0000–n00F.FFFF
1 Mbyte
16 Mbits
10 Row
×
10 Column
4 Mbytes
n000.0000–n03F.FFFF
4 Mbytes
16 Mbits
12 Row
×
8 Column
4 Mbytes
n000.0000– n007.FFFF
n010.0000–n017.FFFF
n040.0000–n047.FFFF
n050.0000–n057.FFFF
n100.0000–n107.FFFF
n110.0000–n117.FFFF
n140.0000–n147.FFFF
n150.0000–n157.FFFF
512 Kbytes
64 Mbits
11 Row
×
11 Column
16 Mbytes
n000.0000–n0FF.FFFF
16 Mbytes
64 Mbits
13 Row
×
9 Column
16 Mbytes
n000.0000–n01F.FFFF
n040.0000–n05F.FFFF
n100.0000–n11F.FFFF
n140.0000–n15F.FFFF
n400.0000–n41F.FFFF
n440.0000–n45F.FFFF
n500.0000–n51F.FFFF
n540.0000–n55F.FFFF
2 Mbytes
256 Mbits
12 Row
×
12 Column
64 Mbytes
n000.0000–n3FF.FFFF
64 Mbytes
1 Gbit
13 Row
×
13 Column
256 Mbytes
n000.0000–nFFF.FFFF
256 Mbytes
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PDF描述 |
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