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參數(shù)資料
| 型號(hào)： | 935266917557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁(yè)數(shù)： | 52/532頁(yè) |
| 文件大?。?/td> | 1895K |
| 代理商： | 935266917557 |
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Philips Semiconductors
Audio Out
PRODUCT SPECIFICATION
9-7
9.10
AUDIO OUT OPERATION
Figure 9-6, Table 9-10 and Table 9-11 describe the func-
tion of the control and status fields of the AO unit. To en-
sure compatibility with future devices, any undefined or
reserved MMIO bits should be ignored when read, and
written as zeroes
The AO unit is reset by a TM1300 hardware reset, or by
writing 0x80000000 to the AO_CTL register. The AO unit
is not affected by DSPCPU reset initiated through the
BIU_CTL register. Either reset method sets all MMIO
fields as indicated in the tables.
The timestamp counter is reset by TRI_RESET# or by
DSPCPU reset initiated through BIU_CTL. It is not affect-
ed by AO_CTL reset. This ensures that the timestamp
counter
stays
synchronous
with
the
DSPCPU
CCCOUNT register.
After an AO reset, 5 AO_SCK clock cycles are required
to stabilize the internal circuitry before enabling Audio
Out. This can be accomplished by programming the
AO_FREQ and AO_SERIAL registers to start AO_SCK
generation then waiting for the appropriate 5 AO_SCK
cycle interval.
Programing of the AO_SERIAL MMIO register needs to
follow the following sequence order:
set AO_FREQ to ensure that a valid clock is gener-
ated (Only when AO is the master of the audio clock
system)
MMIO(AO_CTL)
= 1 << 31; /* Software Reset */
Figure 9-6. AO status/control field MMIO layout.
MMIO_base
offset:
AO_STATUS (r/w)
0x10 2000
AO_CTL (r/w)
0x10 2004
AO_SERIAL (r/w)
0x10 2008
SCKDIV
AO_FRAMING (r/w)
0x10 200C
AO_FREQ (r/w)
0x10 2010
AO_BASE1 (r/w)
0x10 2014
FREQUENCY
BUF1_ACTIVE
AO_BASE2 (r/w)
0x10 2018
BASE2
AO_SIZE (r/w)
0x10 201C
SIZE (in samples)
31
0
3
7
11
15
19
23
27
BASE1
UNDERRUN
HBE (Highway bandwidth error)
BUF2_EMPTY
RESET
TRANS_ENABLE
TRANS_MODE
SIGN_CONVERT
LITTLE_ENDIAN
0
UDR_INTEN
HBE_INTEN
BUF2_INTEN
BUF1_INTEN
ACK_UDR
ACK_HBE
ACK2
ACK1
WSDIV
DATAMODE
CLOCK_EDGE
POLARITY
LEFTPOS
RIGHTPOS
SSPOS
0
SLEEPLESS
BUF1_EMPTY
AO_CC (r/w)
0x10 2020
AO_CFC (r/w)
0x10 2024
CC1_POS
CC2_POS
CC2
CC1
CC1_EN
CC2_EN
WS_PULSE
CC_BUSY
NR_CHAN
0
31
0
3
7
11
15
19
23
27
31
0
3
7
11
15
19
23
27
31
0
3
7
11
15
19
23
27
31
0
3
7
11
15
19
23
27
RESERVED
SSPOS[4]
AO_TSTAMP (r/o)
0x10 2028
TIMESTAMP
31
0
3
7
11
15
19
23
27
SER_MASTER
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