參數(shù)資料
型號(hào)： 935266917557
廠商： NXP SEMICONDUCTORS
元件分類： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA292
封裝： PLASTIC, SOT-553-1, BGA-292
文件頁(yè)數(shù)： 26/532頁(yè)
文件大?。?/td> 1895K
代理商： 935266917557
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Philips Semiconductors
Enhanced Video Out
PRODUCT SPECIFICATION
7-17
Table 7-6. VO_CTL register elds
Field
Description
RESET
Software reset of the EVO.
The recommended software reset procedure is as follows.
Write the desired VO_CTL state with the RESET bit set to ‘1’.
Write the desired VO_CTL state word, this time with the RESET bit cleared to ‘0’. Both writes should have
VO_ENABLE set to 0.
Finally, enable the newly selected mode by setting VO_ENABLE. This step should be done last, as a separate
transaction.
After a software reset, 5 VO_CLK clock cycles are required to stabilize the internal circuitry (before enabling EVO).
Note: A hardware reset clears the CLKOUT and SYNC_MASTER bits and puts VO_CLK, VO_IO1, and VO_IO2 in
the input state. This results in a VO_CTL value of 0x32400000. In contrast, a software reset does not change
device registers. So a software reset results in a state as specied by the VO_CTL word value written during the
above-described procedure.
SLEEPLESS
Disable power management.
If SLEEPLESS = 1, power-down of the EVO is prevented during global TM1300 power-down.
CLOCK_SELECT Clock select.
00 — Select PLL VCO output as the VO_CLK source.
01 — Select PLL feedback loop divider output as VO_CLK source.
10 — Select PLL input divider output as VO_CLK source.
11 — Select DDS output directly as VO_CLK source, bypassing the PLL altogether. (Hardware reset default.)
PLL_S
PLL input divider division ratio.
A value of
k selects division by k+1. The hardware reset default = 1, causing division by 2.
PLL_T
PLL feedback loop divider division ratio.
A value of
k selects division by k+1. The hardware reset default = 1, causing division by 2.
CLKOUT
Clock output.
When CLKOUT = 1, the EVO clock generator is enabled, and VO_CLK is an output.
When CLKOUT = 0, VO_CLK is an input, and EVO clock is provided by the external device. (Hardware reset
default.)
Blanking: Field 2 Overlap
Blanking: Field 1
Video Image: Field 1
Blanking: Field 1 Overlap
Blanking: Field 2
Video Image: Field 2
525 Line / 60 Hz
4
20
264
266
283
525
Blanking: Field 1
Video Image: Field 1
Blanking: Field 1 Overlap
Blanking: Field 2
Video Image: Field 2
625 Line / 50 Hz
1
23
311
313
336
623
Blanking: Field 2 Overlap
624
625
1
Figure 7-30. EVO frame timing.
相關(guān)PDF資料
PDF描述
935268386557 SPECIALTY CONSUMER CIRCUIT, PBGA292
935267050025 SPECIALTY CONSUMER CIRCUIT, UUC
935267053005 SPECIALTY CONSUMER CIRCUIT, UUC
935267052005 SPECIALTY CONSUMER CIRCUIT, UUC
935267395518 COLOR SIGNAL DECODER, PBGA156
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參數(shù)描述
935267356112 制造商:NXP Semiconductors 功能描述:IC TEA1507PN
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935268721125 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R
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