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參數(shù)資料
| 型號(hào)： | 935266917557 |
| 廠(chǎng)商： | NXP SEMICONDUCTORS |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁(yè)數(shù)： | 200/532頁(yè) |
| 文件大?。?/td> | 1895K |
| 代理商： | 935266917557 |
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Philips Semiconductors
PCI-XIO External I/O Bus
PRODUCT SPECIFICATION
22-7
signal so that only one EEPROM chip enable signal is
active at global chip enable time.
22.5
XIO_CTL MMIO REGISTER
The PCI-XIO Bus Controller has one programmer visible
MMIO register: XIO_CTL. Its format is shown in
Table 22-2. To ensure compatibility with future devices,
any undefined MMIO bits should be ignored when read,
and written as ‘0’s.
22.5.1
PCI_CLK Bus Clock Frequency
PCI_CLK, the clock for the PCI and PCI-XIO bus can be
supplied externally or internally. This is determined at
boot time, by the ‘enable internal PCI_CLK generator’ bit,
bit 6 of byte 9 in the boot EEPROM. Refer to
Section 13.2. If this bit = ‘0’, PCI_CLK acts compatible
with TM1000 and normal PCI operation, i.e. PCI_CLK is
an input pin that takes the PCI clock from the external
world. If this bit = ‘1’, an on-chip clock divider in the XIO
logic becomes the source of PCI_CLK, and the PCI_CLK
pin is configured as an output. In the latter case, the
PCI_CLK frequency can be programmed to a divider of
the TM1300 highway clock by setting the XIO_CTL reg-
ister ‘Clock Frequency’ divider value.
Table 22-2. XIO_CTL Register Fields: MMIO Address
0x10 3060
Field
Bits
Function
Reset Value
Address
31:26
XIO address space
undened
25:11
unused
0
Wait States
10:8
Wait states
0
Enable
7
Enable XIO Bus opera-
tion
0 = disabled
6:5
unused
Clock Fre-
quency
4:0
Clock divider
0x1f
Address
PCI_AD[16:0]
Write Enable
PCI_C/BE1#: IOWR#
Output Enable
PCI_C/BE0#: IORD#
Chip Select
PCI_INTB#
Data
PCI_AD[31:24]
128Kx8 EEPROM
Address
Write Enable
Output Enable
Chip Select
Data
74FCT138
A[2-0] O0
O1
O2
O3
O4
O5
O6
O7
E0
E1
E2
+3
PCI_AD[19-17]
0-128K
128-256K
256-384K
384-512K
512-640K
640-768K
768-896K
896-1024K
128Kx8 EEPROM
Figure 22-9. Multiple 8-bit Flash EEPROM Interface
Table 22-3. PCI_CLK frequencies for 133.0 MHz
TM1300 highway clock
Clock
Frequency
(use odd
values)
TM1300
Clocks
PCI-XIO Clock
Period, ns
Frequency,
MHz
0
illegal
1
2
15
66.5
2
3
22.5
44.33
3
4
30
33.25
...
30
31
233
4.29
31
32
241
4.16
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PDF描述 |
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