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參數(shù)資料
| 型號： | XRT82L24IV |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | QUAD E1 LINE TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR |
| 中文描述： | DATACOM, PCM TRANSCEIVER, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100 |
| 文件頁數(shù)： | 33/43頁 |
| 文件大?。?/td> | 285K |
| 代理商： | XRT82L24IV |
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á
XRT82L24
QUAD E1 LINE TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
REV. 1.2.3
31
Microprocessor Interface I/0 Timing
Intel Interface Timing
The signals used for the Intel microprocessor inter-
face are: Address Latch Enable (ALE), Read Enable
(RD), Write Enable (WR), Chip Select (CS), Address
and Data bits. The microprocessor interface uses
minimum external glue logic and is compatible with
the timings of the 8051 or 80C188 with an 8-16 MHz
clock frequency, and with the timings of x86 or I960
family or microprocessors. The interface timing
shown in Figure 17 and Figure 18 is described in
Table 14.
F
IGURE
17. I
NTEL
I
NTERFACE
T
IMING
(R
EAD
)
ALE_AS
RD_DS
A[8:0]
CS
D[7:0]
RDY_DTCK
Not Valid
Valid
Address of Target Register
WR_R/W
t64
t65
t67
t68
t66
t70
t69
t701
F
IGURE
18. I
NTEL
I
NTERFACE
T
IMING
(W
RITE
)
ALE_AS
A[8:0]
CS
D[7:0]
WR_R/W
Data to be Written
Address of Target Register
RD_DS
t64
t65
t71
t72
t73
t66
t770
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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