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參數資料
| 型號： | TDAT04622 |
| 英文描述： | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| 中文描述： | TDAT的SONET / SDH 155/622/2488 Mbits /秒數據接口 |
| 文件頁數： | 58/310頁 |
| 文件大小： | 4628K |
| 代理商： | TDAT04622 |
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30
Agere Systems Inc.
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Pin Information
(continued)
Table 5
.
Pin Descriptions
—
Enhanced UTOPIA Interface Signals
(continued)
Pin
AL17
AM29
AA32
J32
Symbol
TxSOP/C[D]
TxSOP/C[C]
TxSOP/C[B]
TxSOP/C[A]
Type
3.3 V
I/O
I
Name/Description
(5 V tolerant)
Transmit Start of Packet/Cell.
In ATM mode, the TxSOP/C[D:A]
signal marks the start of a cell on the TxDATA[D:A][15:0] bus.
When TxSOP/C[D:A] is active, the first word of the cell is present
on the TxDATA[D:A][15:0] bus.
In packet modes, the TxSOP/C[D:A] signal marks the start of a
packet on the TxDATA[D:A][15:0] bus. When TxSOP/C[D:A] is
active, the first word of the packet is present on the
TxDATA[D:A][15:0] bus.
TxSOP/C[D:A] is considered valid only when TxENB[D:A] is
asserted, and is sampled on the rising edge of TxCLK[D:A].
In U3 or U3+ (32-bit mode), only the TxSOP/C[A] pin of port A is
used to indicate a start of packet/cell for the 32-bit data input.
Transmit Cell/Packet Available.
This signal indicates when the
TDAT042G5 transmit FIFO can accept data from the master
device. If the FIFO is empty or more than the provisioned space is
available in the FIFO, TxPA[D:A] is set active.
AP18
AN30
AA34
H33
TxPA[D]
TxPA[C]
TxPA[B]
TxPA[A]
3.3 V
O
I
One-Cycle Delay Mode.
This mode follows the UTOPIA Level
2 Standard. The TxPA response occurs one cycle after the
address is polled.
I
Two-Cycle Delay Mode.
This mode follows the UTOPIA Level
3 baselined text*. The TxPA response occurs two cycles after
the address is polled.
I
TxPA[D:A] Assertion.
The TxPA[D:A] signal behavior relies on
the UTOPIA provisionable watermarks. In packet mode,
TxPA[D:A] goes high when the amount of data in the FIFO is
less than the high watermark setting. In ATM mode, TxPA[D:A]
goes high when the FIFO has space to receive a complete ATM
cell from the master. (This requires the high threshold to be set
appropriately by the user, i.e., set so that an entire cell can be
received once TxPA[D:A] goes active.)
* ATM Forum Technical Committee, UTOPIA Level 3, STR-PHY-UL3-01.00, July
1999.
(See further description on next page.)
相關PDF資料 |
PDF描述 |
|---|---|
| TDAT042G51A-3BLL1 | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| TE13004D | Silicon NPN High Voltage Switching Transistor |
| TE13005D | Silicon NPN High Voltage Switching Transistor |
| TEA1065 | Versatile telephone transmission circuit with dialler interface |
| TEA1065T | Versatile telephone transmission circuit with dialler interface |
相關代理商/技術參數 |
參數描述 |
|---|---|
| TDAT12622-BA23 | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT12622-BA23-DB | 制造商:LSI Corporation 功能描述:SONET/SDH Interface 792-Pin BGA |
| TDAT161G2-BA23 | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT162G52 | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT162G52-3BA | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
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