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參數(shù)資料
| 型號： | TDAT04622 |
| 英文描述： | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| 中文描述： | TDAT的SONET / SDH 155/622/2488 Mbits /秒數(shù)據(jù)接口 |
| 文件頁數(shù)： | 229/310頁 |
| 文件大?。?/td> | 4628K |
| 代理商： | TDAT04622 |
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Agere Systems Inc.
201
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Register Descriptions
(continued)
PT Registers
(continued)
Table 103. Registers 0x0AA6
—
0x0AAD, 0x0AAE, 0x0AB5, 0x0AB6
—
0x0ABD, 0x0ABE
—
0x0AC5: PT Con-
trol Parameters (R/W)
(continued)
Reset default of registers 0x0AA6, 0x0AAE, 0x0AB6, 0x0ABE = 0xF200.
Reset default of registers 0x0AA7, 0x0AAF, 0x0AB7, 0x0ABF = 0x0000.
Reset default of registers 0x0AA8, 0x0AB0, 0x0AB8, 0x0AC0 = 0x0FFF.
Reset default of registers 0x0AA9, 0x0AB1, 0x0AB9, 0x0AC1 = 0x0000.
Reset default of registers 0x0AAA, 0x0AB2, 0x0ABA, 0x0AC2 = 0x0000.
Reset default of registers 0x0AAB, 0x0AB3, 0x0ABB, 0x0AC3 = 0x1AAA.
Reset default of registers 0x0AAC, 0x0AB4, 0x0ABC, 0x0AC4 = 0x3AAA.
Reset default of registers 0x0AAD, 0x0AB5, 0x0ABD, 0x0AC5 = 0x3333.
* These bits maintain the validated J1 byte, place 0x0000 into all other POH bytes, and invalidate the received payload so that no data is passed
through the DE. These bits do not affect the transmit path and do not affect the transmitted G1 byte.
Address
(Hex)
0AA8, 0AB0,
0AB8, 0AC0
Bit #
Name
Function
Reset
Default
0x0
15
—
12
RFORCE_LOP[A
—
D]
[5
—
8]
Receive FORCE_LOP.
Control bits, when set
to a logic 1, force the associated time slot into
the LOP state; otherwise, does nothing.*
MASK_CONCATENATION Expected
Indication.
When set, mask bits inhibit the
generation of AIS when the selected time slot
transitions to a state other than
CONCAT_EXPECTED[A
—
D].
Receive FORCE_LOP.
Control bits, when set
to a logic 1, force the associated time slot into
the LOP state; otherwise, does nothing.*
Receive FORCE AIS.
If set, control bits insert
AIS-P into the selected STS-1 time slot.*
Transmit REI-P Error Value.
REI software
error value. Error values are 1 to 8; all others
are interpreted as no errors.
Transmit RDI-P Software Insert.
Control bit,
when set, forces the value in
TRDIPDINS[A
—
D][2:0] into the outgoing
G1[3:1] bits.
Reserved.
This bit must be written to its reset
default value (0).
Transmit RDI-P LCD.
Control bit, when clear,
generates an LCD failure that causes an RDI-P
generation. When set, no LCD failure is
generated. LCD determination must be done
via software.
Transmit RDI-P PLM-P Inhibit.
Control bit,
when set, causes the PLM-P failure to not
contribute to RDI-P generation.
11
—
0
MASK_CONCAT[A
—
D]
[1
—
12]
0xFFF
0AA9, 0AB1,
0AB9, 0AC1
15
—
12
RFORCE_LOP[A
—
D]
[9
—
12]
0x0
11
—
0
RFORCE_AIS[A
—
D]
[1
—
12]
Tx_REIP_VALUE
[A
—
D][3:0]
0x000
0AAA, 0AB2,
0ABA, 0AC2
15
—
12
0x0
11
TRDIPSINS[A
—
D]
0
10
—
0
9
TRDIP_LCD[A
—
D]
0
8
TRDIP_PLMPINH[A
—
D]
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TDAT042G51A-3BLL1 | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
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| TE13005D | Silicon NPN High Voltage Switching Transistor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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