- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368631 > TDAT04622 TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces PDF資料下載
參數(shù)資料
| 型號： | TDAT04622 |
| 英文描述： | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| 中文描述： | TDAT的SONET / SDH 155/622/2488 Mbits /秒數(shù)據(jù)接口 |
| 文件頁數(shù)： | 118/310頁 |
| 文件大?。?/td> | 4628K |
| 代理商： | TDAT04622 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁當(dāng)前第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁
90
Agere Systems Inc.
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Functional Description
(continued)
UTOPIA (UT) Interface Block
(continued)
UT Receive Input Path (Ingress)
(continued)
Receive Cell/Packet Available (RxPA).
This signal indicates when the TDAT042G5 receive FIFO can send data
to the master device. The RxPA[D:A] signal behavior depends on the provisioned low watermark in the UTOPIA
interface.
I
One-Cycle Delay Mode.
This mode follows the UTOPIA Level 2 Standard. The RxPA response occurs one cycle
after the address is polled. RxENB is asserted to activate the selected PHY. RxDATA and RxSOP are output one
cycle after RxENB is sampled active by the PHY device.
I
Two-Cycle Delay Mode.
This mode follows the UTOPIA Level 3 baselined text*. The RxPA response occurs two
cycles after the address is polled. RxENB is asserted to activate the selected PHY. RxDATA and RxSOP are out-
put two cycles after RxENB is sampled active by the PHY device.
I
RxPA[D:A] Assertion.
RxPA[D:A] goes high (is asserted) when the amount of data in the receive FIFO has
reached or exceeded the low watermark or there is end of packet (EOP) resident in the FIFO.
I
RxPA[D:A] Deassertion.
In ATM mode, the RxPA[D:A] signal goes low (is deasserted) when the FIFO has less
than the low threshold amount of data and there is no EOP inside the FIFO (i.e., part of an ATM cell). Once the
last byte of the current cell is transmitted, and if the amount of data within the FIFO is still less than the low
threshold, RxPA[D:A] is deasserted.
In packet mode, the RxPA[D:A] signal goes low (is deasserted) when the FIFO has less than the low threshold
amount of data and there is no EOP inside the FIFO.
Once the data transfer begins (since the amount of data has reached or exceeded the low watermark), and if
there is no EOP below the low threshold (i.e., a long packet), the RxPA signal is deasserted when the FIFO is
drained by the UTOPIA master device. In this case, the master must closely monitor the RxPA[D:A] signals and
use these signals as data valid indicators to ensure that bad data is not read from the TDAT042G5. TDAT042G5
will deassert the RxPA[D:A] signal immediately when the FIFO is drained.
I
Data Transfer.
A TDAT042G5 ingress channel sends data when it has asserted RxPA[D:A] and the master
device requests data (via RxENB[D:A]). In ATM mode, if the master device requests data using RxENB[D:A] and
if the TDAT042G5 has less than the low watermark amount of data to send and there is no end of cell in the FIFO
(RxPA[D:A] is deasserted), then the TDAT042G5 UTOPIA interface will send out data that should be ignored by
the master, i.e., it does not send data from its internal FIFO.
In ATM mode, once an ATM cell transfer starts, the Tx or Rx side must complete the transfer. If the transfer is not
completed, then the cell will be corrupted. The transfer continues until either (1) the end of cell is reached, when
the end of cell exists below the low watermark, or (2) the end of the FIFO is reached. If the end of the FIFO is
reached, no underflow is flagged on the receive side. In ATM mode, the low watermark should be set so that at
least one entire cell is in the FIFO prior to asserting RxPA[D:A].
In packet mode, once the data transfer begins, the RxPA[D:A] signal will remain asserted until the FIFO is
drained if there is no EOP below the low watermark. During the time RxPA[D:A] is asserted, valid data is being
transferred.
RxPA[D:A] is updated on the rising edge of RxCLK[D:A].
In 32-bit mode, only the RxPA[A] pin of port A is used to indicate the packet/cell available status.
I
MPHY Support.
When the RxPA signals are used for MPHY direct status, the corresponding
RxCLK[B, C, and/or D] must be provided. This clock will be the same as RxCLK[A].
* ATM Forum Technical Committee, UTOPIA Level 3, STR-PHY-UL3-01.00, July 1999.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TDAT042G51A-3BLL1 | TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces |
| TE13004D | Silicon NPN High Voltage Switching Transistor |
| TE13005D | Silicon NPN High Voltage Switching Transistor |
| TEA1065 | Versatile telephone transmission circuit with dialler interface |
| TEA1065T | Versatile telephone transmission circuit with dialler interface |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TDAT12622-BA23 | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT12622-BA23-DB | 制造商:LSI Corporation 功能描述:SONET/SDH Interface 792-Pin BGA |
| TDAT161G2-BA23 | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT162G52 | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
| TDAT162G52-3BA | 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。