參數(shù)資料
型號(hào)： TDAT04622
英文描述： TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces
中文描述： TDAT的SONET / SDH 155/622/2488 Mbits /秒數(shù)據(jù)接口
文件頁數(shù)： 57/310頁
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代理商： TDAT04622
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Agere Systems Inc.
29
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Pin Information
(continued)
Table 5. Pin Descriptions
—
Enhanced UTOPIA Interface Signals
(continued)
Pin
AP29
AL28
AM28
AN28
AP28
AL27
AM27
AN27
AP27
AR27
AL26
AM26
AN26
AP26
AR26
AM25
AP17
AP16
AN16
AM16
AR15
AP15
AN15
AL15
AM15
AR14
AP14
AN14
AL14
AM14
AP13
AN13
AM17
AN29
AB35
J33
Symbol
TxDATA[C][15]
TxDATA[C][14]
TxDATA[C][13]
TxDATA[C][12]
TxDATA[C][11]
TxDATA[C][10]
TxDATA[C][9]
TxDATA[C][8]
TxDATA[C][7]
TxDATA[C][6]
TxDATA[C][5]
TxDATA[C][4]
TxDATA[C][3]
TxDATA[C][2]
TxDATA[C][1]
TxDATA[C][0]
TxDATA[D][15]
TxDATA[D][14]
TxDATA[D][13]
TxDATA[D][12]
TxDATA[D][11]
TxDATA[D][10]
TxDATA[D][9]
TxDATA[D][8]
TxDATA[D][7]
TxDATA[D][6]
TxDATA[D][5]
TxDATA[D][4]
TxDATA[D][3]
TxDATA[D][2]
TxDATA[D][1]
TxDATA[D][0]
TxPRTY[D]
TxPRTY[C]
TxPRTY[B]
TxPRTY[A]
Type
3.3 V
I/O
I
Name/Description
(5 V tolerant)
Transmit Data Channel C.
Used to transport data into the
UTOPIA PHY Tx block. TxDATA[C] is only valid when TxENB[C]
is asserted, and is sampled on the rising edge of TxCLK[C].
Note that TxDATA[C] is used in various UTOPIA modes. In U2
or U2+, all 16 bits are valid. In U3 or U3+ (8-bit mode), only bits
15 to 8 are valid.
In U3 or U3+ (32-bit mode), channel C port is considered dis-
abled, and must be provisioned to the idle (default) state.
Note:
[15:0] refers to a 16-bit data bus (15 = MSB, 0 = LSB).
3.3 V
(5 V tolerant)
I
Transmit Data Channel D.
Used to transport data into the UTO-
PIA PHY Tx block. TxDATA[D] is only valid when TxENB[D] is
asserted, and is sampled on the rising edge of TxCLK[D]
(TxCLK[A] for U3+, 32-bit mode). Note that TxDATA[D] is used in
various UTOPIA modes. In U2 or U2+, all 16 bits are valid. In U3
or U3+ (8-bit mode), only bits 15 to 8 are valid.
In U3 or U3+ (32-bit mode), channel D port is considered dis-
abled, and must be provisioned to the idle (default) state.
Note:
[15:0] refers to a 16-bit data bus (15 = MSB, 0 = LSB).
3.3 V
(5 V tolerant)
I
Transmit Parity.
This signal indicates the parity on the
TxDATA[D:A][15:0] bus. A parity error raises an alarm but does
not cause the cell/packet to be dropped. Odd or even parity may
be provisioned through a software register. TxPRTY[D:A] is con-
sidered valid only when TxENB[D:A] is asserted, and is sam-
pled on the rising edge of TxCLK[D:A].
In U3 or U3+ (32-bit mode), the TxPRTY[A] parity pin of port A
indicates the parity for the entire 32-bit data input.
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TDAT162G52 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface
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