參數資料
型號： TDAT04622
英文描述： TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces
中文描述： TDAT的SONET / SDH 155/622/2488 Mbits /秒數據接口
文件頁數： 228/310頁
文件大小： 4628K
代理商： TDAT04622
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200
Agere Systems Inc.
Data Sheet
May 2001
155/622/2488 Mbits/s Data Interface
TDAT042G5 SONET/SDH
Register Descriptions
(continued)
PT Registers
(continued)
Table 103. Registers 0x0AA6
—
0x0AAD, 0x0AAE, 0x0AB5, 0x0AB6
—
0x0ABD, 0x0ABE
—
0x0AC5: PT Con-
trol Parameters (R/W)
(continued)
Reset default of registers 0x0AA6, 0x0AAE, 0x0AB6, 0x0ABE = 0xF200.
Reset default of registers 0x0AA7, 0x0AAF, 0x0AB7, 0x0ABF = 0x0000.
Reset default of registers 0x0AA8, 0x0AB0, 0x0AB8, 0x0AC0 = 0x0FFF.
Reset default of registers 0x0AA9, 0x0AB1, 0x0AB9, 0x0AC1 = 0x0000.
Reset default of registers 0x0AAA, 0x0AB2, 0x0ABA, 0x0AC2 = 0x0000.
Reset default of registers 0x0AAB, 0x0AB3, 0x0ABB, 0x0AC3 = 0x1AAA.
Reset default of registers 0x0AAC, 0x0AB4, 0x0ABC, 0x0AC4 = 0x3AAA.
Reset default of registers 0x0AAD, 0x0AB5, 0x0ABD, 0x0AC5 = 0x3333
* SS pointer interpretation algorithm is not implemented.
These bits maintain the validated J1 byte, place 0x0000 into all other POH bytes, and invalidate the received payload so that no data is passed
through the DE. These bits do not affect the transmit path and do not affect the transmitted G1 byte.
Address
(Hex)
0AA6, 0AAE,
0AB6, 0ABE
Bit #
Name
Function
Reset
Default
0
6
RJ1DMPC[A
—
D]
Receive J1 Dump Control.
Control bit, when set
to a logic 1, causes the device to store the J1 byte
of the selected STS-1 time slot.
Reserved.
This bit must be written to its reset
default value (0).*
Receive B3 Bit/Block Count.
Control bit, when
set to a logic 0, causes the B3 error counter to
count bit errors; otherwise, block errors are
counted.
Receive Increment/Decrement 6-or-8 Majority
Voting.
If programmed to a logic 0, uses 6 of 10
majority voting to determine a valid increment or
decrement; otherwise, uses 8 of 10 majority voting.
Reserved.
These bits must be written to their reset
default value (00).
Remote Defect Indication Enhanced or 1-Bit
Monitoring.
Control bit, when set to a logic 1,
causes the RDI-P to detect G1[3:1] bits for an
enhanced failure code; otherwise, monitors G1[3]
for a 1-bit code.
Receive FORCE_LOP.
Control bits, when set to a
logic 1, force the associated time slot into the LOP
state; otherwise, does nothing.
Concatenation Indication Expected.
Control bits,
when set to 0 = do
not
expect associated time slot
to be in CONC mode; otherwise, expect CONC
mode.
5
—
0
4
RB3BITBLKCNT[A
—
D]
0
3
RINCDEC_6OR8MAJ
[A
—
D]
0
2
—
1
—
00
0
RDIPMON_ENH_OR1B
[A
—
D]
0
0AA7, 0AAF,
0AB7, 0ABF
15
—
12
RFORCE_LOP[A
—
D]
[1
—
4]
0x0
11
—
0
CONCATI_EXPECTED
[A
—
D][1
—
12]
0x000
相關PDF資料
PDF描述
TDAT042G51A-3BLL1 TDAT SONET/SDH 155/622/2488 Mbits/s Data Interfaces
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TE13005D Silicon NPN High Voltage Switching Transistor
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參數描述
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TDAT162G52 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface
TDAT162G52-3BA 制造商:AGERE 制造商全稱:AGERE 功能描述:MARS㈢2G5 P-Pro (TDAT162G52) SONET/SDH 155/622/2488 Mbits/s Data Interface
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