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參數(shù)資料
| 型號： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 94/225頁 |
| 文件大小： | 1237K |
| 代理商： | SYM53C825A |
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SCSI Operating Registers
5-20
SYM53C825A/825AE Data Manual
Register 0E (8E)
SCSI Status One (SSTAT 1)
Read Only
Bits 7-4 FF3-FF0 (FIFO Flags)
T hese four bits, along with SSTAT 2 bit 4,
define the number of bytes or words that cur-
rently reside in the SYM53C825A’s SCSI syn-
chronous data FIFO. T hese bits are not latched
and they will change as data moves through the
FIFO.
Bit 3
SDP0L (Latched SCSI Parity)
T his bit reflects the SCSI parity signal
(SDP0/), corresponding to the data latched in
the SCSI Input Data Latch register (SIDL). It
changes when a new byte is latched into the
least significant byte of the SIDL register. T his
bit is active high, in other words, it is set when
the parity signal is active.
Bit 2
MSG (SCSI MSG/ Signal)
Bit 1
C/D (SCSI C_D/ Signal)
Bit 0
I/O (SCSI I_O/ Signal)
T hese SCSI phase status bits are latched on
the asserting edge of SREQ/ when operating in
either initiator or target mode. T hese bits are
set when the corresponding signal is active.
T hey are useful when operating in low level
mode.
FF3
7
FF2
6
FF1
5
FF0
4
SDP0L
3
MSG
2
C/D
1
I/O
0
Default>>>
0
0
0
0
X
X
X
X
FF4
(SSTAT2
bit 4)
FF3
FF2
FF1
FF0
Bytes or
Words in
the SCSI
FIFO
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
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參數(shù)描述 |
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