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參數(shù)資料
| 型號(hào)： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 92/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825A |
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SCSI Operating Registers
5-18
SYM53C825A/825AE Data Manual
Bit 4
ABRT (Aborted)
T his bit is set when an abort condition occurs.
An abort condition occurs when a software
abort command is issued by setting bit 7 of the
ISTAT register.
Bit 3
SSI (Single Step Interrupt)
If the Single-Step Mode bit in the DCNT L
register is set, this bit will be set and an inter-
rupt generated after successful execution of
each SCRIPT S instruction.
Bit 2
SIR (SCRIPT S Interrupt
Instruction Received)
T his status bit is set whenever an Interrupt
instruction is evaluated as true.
Bit 1 Reserved
Bit 0
IID (Illegal Instruction Detected)
T his status bit will be set any time an illegal or
reserved instruction op code is detected,
whether the SYM53C825A is operating in sin-
gle-step mode or automatically executing SCSI
SCRIPT S. Any of the following conditions
during instruction execution will also cause
this bit to be set:
1. T he SYM53C825A is executing a Wait
Disconnect instruction and the SCSI REQ
line is asserted without a disconnect
occurring.
2. A Block Move instruction is executed with
000000h loaded into the DBC register,
indicating that zero bytes are to be moved.
3. During a Transfer Control instruction, the
Compare Data (bit 18) and Compare
Phase (bit 17) bits are set in the DBC
register while the SYM53C825A is in
target mode.
4. During a Transfer Control instruction, the
Carry Test bit (bit 21) is set and either the
Compare Data (bit 18) or Compare Phase
(bit 17) bit is set.
5. A Transfer Control instruction is executed
with the reserved bit 22 set.
6. A Transfer Control instruction is executed
with the Wait for Valid phase bit (bit 16) set
while the chip is in target mode.
7. A Load/Store instruction is issued with the
memory address mapped to the operating
registers of the chip, not including ROM or
RAM.
8. A Load/Store instruction is issued when
the register address is not aligned with the
memory address
9. A Load/Store instruction is issued with bit
5 in the DCMD register clear or bits 3 or 2
set.
10. A Load/Store instruction when the count
value in the DBC register is not set at 1 to
4.
11. A Load/Store instruction attempts to cross
a dword boundary.
12. A Memory Move instruction is executed
with one of the reserved bits in the DCMD
register set.
13. A Memory Move instruction is executed
with the source and destination addresses
not byte-aligned.
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