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參數(shù)資料
| 型號： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 104/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825A |
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SCSI Operating Registers
5-30
SYM53C825A/825AE Data Manual
Register 22 (A2)
Chip Test Five (CT EST 5)
Read/Write
Bit 7
ADCK (Clock Address Incrementor)
Setting this bit increments the address pointer
contained in the DNAD register. T he DNAD
register is incremented based on the DNAD
contents and the current DBC value. T his bit
automatically clears itself after incrementing
the DNAD register.
Bit 6
BBCK (Clock Byte Counter)
Setting this bit decrements the byte count con-
tained in the 24-bit DBC register. It is decre-
mented based on the DBC contents and the
current DNAD value. T his bit automatically
clears itself after decrementing the DBC regis-
ter.
Bit 5
DFS (DMA FIFO Size)
T his bit controls the size of the DMA FIFO.
When clear, the DMA FIFO will appear to be
only 88 bytes deep. When set, the DMA FIFO
size will increase to 536 bytes. Using an 88-
byte FIFO allows software written for other
SYM53C8X X family chips to properly calcu-
late the number of bytes residing in the chip
after a target disconnect. T he default value of
this bit is zero.
Bit 4
MASR (Master Control for Set or
Reset Pulses)
T his bit controls the operation of bit 3. When
this bit is set, bit 3 asserts the corresponding
signals. When this bit is reset, bit 3 deasserts
the corresponding signals. T his bit and bit 3
should not be changed in the same write cycle.
Bit 3
DDIR (DMA Direction)
Setting this bit either asserts or deasserts the
internal DMA Write (DMAWR) direction sig-
nal depending on the current status of the
MASR bit in this register. Asserting the
DMAWR signal indicates that data will be
transferred from the SCSI bus to the host bus.
Deasserting the DMAWR signal transfers data
from the host bus to the SCSI bus.
Bit 2
BL2 (Burst Length bit 2)
T his bit works with bits 6 and 7 in the
DMODE register to determine the burst
length. For complete definitions of this field,
refer to the descriptions of DMODE bits 6 and
7. T his bit is disabled if an 88-byte FIFO is
selected by clearing the DMA FIFO Size bit.
Bits 1-0 BO9-8
T hese are the upper two bits of the DMA
FIFO byte offset counter. T he entire field is
described under the DFIFO register, bits 7-0.
ADCK
7
BBCK
6
DFS
5
MASR
4
DDIR
3
BL2
2
BO9
1
BO8
0
Default>>>
0
0
0
0
0
X
X
X
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PDF描述 |
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