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參數(shù)資料
| 型號： | SYM53C825A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 29/225頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | SYM53C825A |
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Functional Description
DMA FIFO
SYM53C825A/825AE Data Manual
2-9
DMA FIFO
T he DMA FIFO is 4 bytes wide by 134 transfers
deep. T he DMA FIFO is illustrated in Figure 2-1.
To assure compatibility with older products in the
SYM53C8X X family, the user may set the DMA
FIFO size to 88 bytes by clearing the DMA FIFO
Size bit, bit 5 in the CT EST 5 register.
Data Paths
T he data path through the SYM53C825A is
dependent on whether data is being moved into or
out of the chip, and whether SCSI data is being
transferred asynchronously or synchronously.
Figure 2-2 shows how data is moved to/from the
SCSI bus in each of the different modes.
T he following steps determine if any bytes remain
in the data path when the chip halts an operation:
Asynchronous SCSI Send
1. If the DMA FIFO size is set to 88 bytes, look
at the DFIFO and DBC registers and calculate
if there are bytes left in the DMA FIFO. To
make this calculation, subtract the seven least
significant bits of the DBC register from the 7-
bit value of the DFIFO register. AND the
result with 7Fh for a byte count between zero
and 88.
If the DMA FIFO size is set to 536 bytes
(using bit 5 of the CT EST 5 register), subtract
the 10 least significant bits of the DBC register
from the 10-bit value of the DMA FIFO Byte
Offset Counter, which consists of bits 1-0 in
the CT EST 5 register and bits 7-0 of the DMA
FIFO register. AND the result with 3FFh for a
byte count between 0 and 536.
2. Read bit 5 in the SSTAT 0 and SSTAT 2
registers to determine if any bytes are left in the
SODL register. If bit 5 is set in the SSTAT 0 or
SSTAT 2, then the least significant byte or the
most significant byte in the SODL register is
full, respectively. Checking this bit also reveals
bytes left in the SODL register from a Chained
Move operation with an odd byte count.
Figure 2-1: DMA FIFO Sections
134
Transfers
Deep
32 Bits Wide
8 Bits
Byte Lane 3
8 Bits
Byte Lane 2
8 Bits
Byte Lane 1
8 Bits
Byte Lane 0
.
.
.
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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