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參數(shù)資料
| 型號： | PTM1300FBEA |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | Battery Monitor and Charge Controller |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 237/533頁 |
| 文件大?。?/td> | 6857K |
| 代理商： | PTM1300FBEA |
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Philips Semiconductors
I2C Interface
PRODUCT SPECIFICATION
16-3
of the IIC_SR register are presented in
Table 16-3
. The
IIC_SR provides four sources of interrupts. Note: the in-
terrupt should be set up as level triggered interrupt.
GDI
interrupt — The GDI bit together with the FI bits
provide status about I
2
C transfer completion. The
interpretation of GDI/FI bit combinations are different
depending on whether the I
2
C interface is in master
transmit or master receive mode. Refer to
Table 16-4
and
Table 16-6
for GDI/FI interpretation.
FI
interrupt — See GDI bit definition and GDI/FI
transmit and receive definitions in
Table 16-4
and
Table 16-6
.
SANACKI
interrupt — This interrupt flag bit indicates
that a slave address was transmitted but no slave on
the I
2
C bus acknowledges the address to claim the
transaction. This is an error condition. Once the I
2
C
interface has set this interrupt flag, the interface is
idle. The DSPCPU should clear this interrupt flag by
writing a ‘1’ to IIC_CR.CLRSANACKI before re-
attempting this transfer or starting another I
2
C trans-
fer.
SDNACKI
interrupt — This interrupt flag bit indicates
that an addressed slave receiver device has refused
to acknowledge the current byte of data for an ongo-
ing transfer. This is an error condition. Once the I
2
C
interface has set this interrupt flag, the interface is
idle. The DSPCPU should clear this interrupt flag by
writing a ‘1’ to IIC_CR.CLRSDNACKI before retrying
this transfer or starting another.
The SDA_STAT and SCL_STAT bits indicate the current
state of the SDA and SCL signals. The STATE field indi-
cates the microactivity of the I
2
C interface. The field val-
ues and their meanings are presented in
Table 16-5
The
DIRECTION status bit indicates if the
I
2
C
interface is in
transmit or receive mode.
if DIRECTION = 0 then I
2
C is a transmitter.
if DIRECTION = 1 then I
2
C is a receiver.
The RBC bitfield indicates the remaining bytecount for an
I
2
C
transfer in progress. The IIC_SR.RBC bitfield serves
as a read-only ‘shadow register’ for the IIC_AR.COUNT
bitfield. During
I
2
C
transfer, the RBC bitfield will reflect
the remaining bytecount. To avoid corrupting an
I
2
C
Table 16-3. IIC_SR register
Bits
Field Name
Definition
31
GDI
Good Data Interrupt. This is the nor-
mal transfer complete interrupt flag.
This interrupt may be asserted without
the IIC_SR.FI interrupt bit at the end of
an I
2
C transfer or after master abort of
an I
2
C transfer.
Full Interrupt. This interrupt indicates
the condition of the IIC_DR register
dependent upon whether the I
2
C inter-
face is in receive or transmit mode.
Slave Address No Acknowledge Inter-
rupt.
Slave Data No Acknowledge Interrupt.
This bit is used to examine the state of
the external I
2
C SDA data pin. Bit
polarity is:
1 = SDA pad is low
0 = SDA pad floated high
This bit is used to examine the state of
the external I
2
C SCL clock pin. Bit
polarity is:
1 = SCL pad is low
0 = SCL pad floated high
The STATE field indicates the microac-
tivity of the I
2
C bus.
DIRECTION Direction of current data transfer.
Reserved
Read as ‘0’
RBC
Remaining Byte Count.
Reserved
Read as ‘0’
30
FI
29
SANACKI
28
27
SDNACKI
SDA_STAT
26
SCL_STAT
25:23
STATE
22
21
15:8
7:0
Table 16-4. Master transmit mode GDI/FI status
GDI
FI
Description
0
0
Message is not complete. The IIC_DR is not
empty. No interrupt.
Message is not complete. The IIC_DR is empty
and the requested transmit byte count is not
equal to 0. The DSPCPU must write additional
bytes of the current transfer to the IIC_DR regis-
ter.
Message transmission has completed. The
IIC_DR is empty. The byte transmit count = 0.
0
1
1
X
Table 16-5. STATE field values
STATE
000
Meaning
I
2
C Interface is idle.
RESERVED FOR FUTURE USE
IDLE (MSG is done, awaiting clear GDI to go to
000 state)
Address phase is being processed
BYTE3 (first byte) is being processed
BYTE2 is being processed
BYTE1 is being processed
BYTE0 (last) is being processed
001
010
011
100
101
110
111
Table 16-6. Master receive GDI/FI conditions
GDI
FI
Description
0
0
Message is not complete. IIC_DR is not full.
No interrupt.
IIC_DR contains received data and needs to
be read serviced. More data bytes are
expected since the receive byte count is not
equal to 0.
The transfer has been completed and the
receive byte count is equal to 0. 0 to 4 valid
bytes are in the IIC_DR register awaiting read
servicing by the DSPCPU.
0
1
1
X
相關PDF資料 |
PDF描述 |
|---|---|
| PTM1300 | Programmable Media Processor |
| PTM1300AEBEA | Programmable Media Processor |
| PTN3331 | High speed differential line driver |
| PTN3332 | High speed differential line receiver |
| PTN3332D | High speed differential line receiver |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PTM1404 NC199 | 制造商:Alpha Wire Company 功能描述:CBL 4COND 14AWG NC 5000=5000' |
| PTM1404-NC199 | 制造商:Alpha Wire 功能描述: |
| PTM1604 NC001 | 制造商:Alpha Wire Company 功能描述:CBL 4COND 16AWG NC 1000' |
| PTM1604 NC005 | 制造商:Alpha Wire Company 功能描述:CBL 4COND 16AWG NC 100' |
| PTM1604-NC199 | 制造商:Alpha Wire 功能描述: |
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