參數(shù)資料
型號(hào)： PTM1300FBEA
廠商： NXP SEMICONDUCTORS
元件分類(lèi)： 消費(fèi)家電
英文描述： Battery Monitor and Charge Controller
中文描述： SPECIALTY CONSUMER CIRCUIT, PBGA292
封裝： PLASTIC, SOT-553-1, BGA-292
文件頁(yè)數(shù)： 128/533頁(yè)
文件大?。?/td> 6857K
代理商： PTM1300FBEA
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TM1300 Data Book
Philips Semiconductors
7-24
PRODUCT SPECIFICATION
During 128 EVO clock cycles, the EVO block must
have 2 requests acknowledged, that is, ([2Ys, 1U and
1V] / 2). For example, if the EVO clock is 27 MHz,
then the EVO must get two requests (128 bytes) from
SDRAM in 128 / 027 = 4740 ns.
The byte bandwidth B
1x
per video line within the ac-
tive image for this case is:
where ceil(X) is a function returning the least integral
value greater than or equal to X and W is the
IMAGE_WIDTH field value.
2. In the same modes but with overlay enabled, the la-
tency is as follows:
During the first 64 EVO clock cycles at least one
request must be acknowledged for the OL data.
During 128 EVO clock cycles, the EVO unit must
have 4 requests acknowledged ([4 OLs, 2 Ys, 1 V
and 1 U] / 2).
For example, if the EVO clock runs at 54 MHz then the
EVO must get the first request from SDRAM in
64/.054 = 1185 ns and must average a bandwidth la-
tency of 4 requests in 128 / .054 = 2370 ns.
Byte bandwidth B
1x,OL
per video line within the active
image is then as follows:
3. When the EVO is set to image mode with 2
×
upscal-
ing,thelatencyrequirementsaremultipliedbyafactor
of 2. For example, if 1
×
mode called for one request
per 64 EVO clock cycles, the latency becomes one re-
quest per 128EVO clock cycles.Bandwidth is roughly
divided by 2:
4. Latency for data-streaming mode or message-pass-
ing mode is as follows:
During 64 EVO clock cycles, the EVO unit must get
one request from SDRAM. For example, if the EVO
clock runs at 38 MHz, then the latency is 64 / .038 =
1684 ns and bandwidth is 38 MB/s.
7.17.5
Power Down and Sleepless
The EVO block enters in power down state whenever
TM1300 is put in global power down mode, except if the
SLEEPLESS bit in VO_CTL is set. In the latter case, the
block continues DMA operation and will wake up the
DSPCPU whenever an interrupt is generated.
The EVO block can be separately powered down by set-
ting a bit in the BLOCK_POWER_DOWN register. Refer
to
Chapter 21, “Power Management.”
It is recommended that EVO be stopped (by negating
VO_CTL.ENABLE) before block level power down is
started, or that SLEEPLESS mode is used when global
power down is activated.
7.18
DDS AND PLL FILTER DETAILS
The PLL filter reduces the phase jitter of the DDS synthe-
sizer output. It can also be used to multiply the DDS out-
put frequency by 2
×
. The DDS and PLL filter together
provide a high-quality, accurately-programmable output
video clock. The PLL filter block is shown in
Figure 7-32
.
At hardware reset, the output multiplexer is set to 0x3,
and the PLL system is disabled. To start the PLL system,
the following steps must be performed:
1. Assign a DDS frequency. This starts the DDS. Allow
for at least 31 DSPCPU cycles for the DDS frequency
setting to take effect.
B
1
x
ceilW
64
)
ceilW
128
)
2
4
+
×
+
64
×
=
B
1
xOL
B
1
x
ceilW
32
)
4
+
+
64
×
=
B
2
x
ceilW
128
)
ceilW
256
)
2
4
+
×
+
64
×
=
B
2
xOL
B
2
x
ceilW
64
)
4
+
+
64
×
=
00
01
10
11
Square-Wave DDS
FREQUENCY
VCO
8
–
90 MHz
VO_CLK
VO_CLK Internal
(to Frame Timing Gen.)
CLKOUT
9
×
CPU Clock
0
3
Loop
Filter
Phase
Detect
PLL_S
div T+1
PLL_T
CLOCK_SELECT
div S+1
Figure 7-32. PLL filter block diagram.
相關(guān)PDF資料
PDF描述
PTM1300 Programmable Media Processor
PTM1300AEBEA Programmable Media Processor
PTN3331 High speed differential line driver
PTN3332 High speed differential line receiver
PTN3332D High speed differential line receiver
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參數(shù)描述
PTM1404 NC199 制造商:Alpha Wire Company 功能描述:CBL 4COND 14AWG NC 5000=5000'
PTM1404-NC199 制造商:Alpha Wire 功能描述:
PTM1604 NC001 制造商:Alpha Wire Company 功能描述:CBL 4COND 16AWG NC 1000'
PTM1604 NC005 制造商:Alpha Wire Company 功能描述:CBL 4COND 16AWG NC 100'
PTM1604-NC199 制造商:Alpha Wire 功能描述:
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