參數(shù)資料
型號： MT57W4MH9CF-6
元件分類： SRAM
英文描述： 4M X 9 DDR SRAM, 0.5 ns, PBGA165
封裝： 15 X 17 MM, 1 MM PITCH, FBGA-165
文件頁數(shù)： 8/29頁
文件大?。?/td> 344K
代理商： MT57W4MH9CF-6
4 MEG x 8, 4 MEG x 9, 2 MEG x 18, 1 MEG x 36
1.8V VDD, HSTL, DDR SIO SRAM
ADVANCE
36Mb: 1.8V VDD, HSTL, QDRB2 SRAM
Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT57W2MH18C_B.fm – Rev. B, Pub. 2/03
16
2003 Micron Technology, Inc.
Table 14:
AC Electrical Characteristics and Recommended Operating Conditions
Notes 16-19; 22; notes appear following parameter tables on page 18; 0°C
TA +70°C; TJ +95°C; VDD = 1.8V ±0.1V
DESCRIPTION
SYM
-3
-3.3
-4
-5
-6
-7.5
UNITS
NOTES
MIN
MAX
MIN
MAX
MIN
MAX
MIN
MAX
MIN
MAX
MIN
MAX
Clock
Average
clock cycle
time (K, K#,
C, C#)
tKHKH
3.00
3.47
3.30
4.00
4.20
5.00
5.25
6.00
6.30
7.88
7.50
8.40
ns
Clock phase
jitter (K, K#,
C, C#)
tKC var
0.20
ns
Clock HIGH
time (K, K#,
C, C#)
tKHKL
1.20
1.32
1.60
2.00
2.40
3.00
ns
Clock LOW
time (K, K#,
C, C#)
tKLKH
1.20
1.32
1.60
2.00
2.40
3.00
ns
Clock to
clock#
(K
K#,
C
C#) at
tKHKH
minimum
tKHK#H 1.35
1.49
1.80
2.20
2.70
3.38
ns
Clock to
clock#
(K
K#,
C
C#) at
tKHKH
minimum
tK#HKH 1.35
1.49
1.80
2.20
2.70
3.38
ns
Clock to
data clock
(K
C,
K
#
C#)
tKHCH
0.00
1.30
0.00
1.45
0.00
1.80
0.00
2.30
0.00
2.80
0.00
3.55
ns
DLL lock
time (K, C)
tKC lock 1,024
1,024
cycles
K static to
DLL reset
tKC
reset
30
ns
Output
Times
C, C# HIGH
to output
valid
tCHQV
0.45
0.50
ns
C, C# HIGH
to output
hold
tCHQX
-0.45
-0.50
ns
C, C# HIGH
to echo
clock valid
tCHCQV
0.45
0.50
ns
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