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參數(shù)資料
| 型號(hào)： | MT57W4MH9CF-6 |
| 元件分類： | SRAM |
| 英文描述： | 4M X 9 DDR SRAM, 0.5 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1 MM PITCH, FBGA-165 |
| 文件頁數(shù)： | 17/29頁 |
| 文件大?。?/td> | 344K |
| 代理商： | MT57W4MH9CF-6 |
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4 MEG x 8, 4 MEG x 9, 2 MEG x 18, 1 MEG x 36
1.8V VDD, HSTL, DDR SIO SRAM
ADVANCE
36Mb: 1.8V VDD, HSTL, QDRB2 SRAM
Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT57W2MH18C_B.fm – Rev. B, Pub. 2/03
24
2003 Micron Technology, Inc.
Figure 9: TAP Timing
NOTE:
Timing for SRAM inputs and outputs is congruent with TDI and TDO, respectively, as shown in Figure 9.
NOTE:
1. tCS and tCH refer to the setup and hold time requirements of latching data from the boundary scan register.
2. Test conditions are specified using the load in Figure 10.
Table 15:
TAP AC Characteristics
Notes 1, 2; 0°C
TA +70°C; VDD = 1.8V ±0.1V
DESCRIPTION
SYMBOL
MIN
MAX
UNITS
Clock
Clock cycle time
tTHTH
100
ns
Clock frequency
fTF
10
MHz
Clock HIGH time
tTHTL
40
ns
Clock LOW time
tTLTH
40
ns
Output Times
TCK LOW to TDO unknown
tTLOX
0ns
TCK LOW to TDO valid
tTLOV
20
ns
TDI valid to TCK HIGH
tDVTH
10
ns
TCK HIGH to TDI invalid
tTHDX
10
ns
Setup Times
TMS setup
tMVTH
10
ns
Capture setup
tCS
10
ns
Hold Times
TMS hold
tTHMX
10
ns
Capture hold
tCH
10
ns
t
TLTH
Test Clock
(TCK)
123456
Test Mode Select
(TMS)
tTHTL
Test Data-Out
(TDO)
tTHTH
Test Data-In
(TDI)
tTHMX
tMVTH
tTHDX
tDVTH
tTLOX
tTLOV
DON’T CARE
UNDEFINED
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MT57W512H36JF-6 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Micron Technology Inc 功能描述: |
| MT57W512H36JF-7.5 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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