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參數(shù)資料
| 型號： | MT57W4MH9CF-6 |
| 元件分類： | SRAM |
| 英文描述： | 4M X 9 DDR SRAM, 0.5 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1 MM PITCH, FBGA-165 |
| 文件頁數(shù)： | 4/29頁 |
| 文件大?。?/td> | 344K |
| 代理商： | MT57W4MH9CF-6 |
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4 MEG x 8, 4 MEG x 9, 2 MEG x 18, 1 MEG x 36
1.8V VDD, HSTL, DDR SIO SRAM
ADVANCE
36Mb: 1.8V VDD, HSTL, QDRB2 SRAM
Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT57W2MH18C_B.fm – Rev. B, Pub. 2/03
12
2003 Micron Technology, Inc.
Figure 4:
Bus Cycle State Diagram
NOTE:
1. SA0 is internally advanced in accordance with the burst order table. Bus cycle is terminated after burst count = 2.
2. State transitions: L = (LD# = LOW); L# = (LD# = HIGH); R = (R/W# = HIGH); W = (R/W# = LOW).
3. State machine, control timing sequence is controlled by K.
LOAD NEW ADDRESS
Count = 0
READ DOUBLE
Count = Count + 2
WRITE DOUBLE
Count = Count + 2
POWER-UP
Supply
voltage
provided
NOP
W
L, Count = 2
R
L
L#, Count = 2
L#
L#, Count = 2
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