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參數(shù)資料
| 型號(hào)： | MPC823CZT25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC PROCESSOR, PBGA256 |
| 封裝： | 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256 |
| 文件頁(yè)數(shù)： | 170/1407頁(yè) |
| 文件大小： | 13074K |
| 代理商： | MPC823CZT25 |
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Development Capabilities and Interface
MOTOROLA
MPC823 USER’S MANUAL
20-37
DEVELOPMENT
20
CAPABILITIES
&
INTERFACE
In trap enable mode the “Valid Data from CPU” and “CPU Interrupt” status cannot occur. Out
of debug mode, the sequencing error encoding indicates that the transmission from the
external development tool was a debug mode transmission. When a sequencing error
occurs, the development interface port ignores the data shifted in while the sequencing error
is shifting out and being treated as a no operation (NOP) function. The null output encoding
indicates that the previous transmission did not have any associated errors. Out of debug
mode, ready will be asserted at the end of each transmission. If debug mode is not enabled
and transmission errors are guaranteed not to occur, the status output is not needed.
20.4.3.8 DEBUG MODE. In debug mode the development interface port starts
communicating by setting DSDO low to show that the core is trying to read an instruction
from the DPIR or data from the DPDR. When the core writes data to the port to be shifted
out, the READY bit is not set. The port waits for the core to read the next instruction before
asserting ready. This allows duplex operation of the serial port while allowing the port to
control all transmissions from the external development tool. After detecting this ready
status, the external development tool begins the transmitting the development interface port
with a START bit (logic high) on the DSDI pin.
In debug mode the 35 bits of the development interface port shift register are interpreted as
a START/READY bit, a MODE/STATUS bit, a CONTROL/STATUS bit, and 32 bits of data.
All instructions and data for the core are transmitted with the mode bit cleared, thus
indicating a 32-bit DATA field. The encoding of data shifted into the development interface
port shift register through the DSDI pin is shown in Table 20-11.
Table 20-10. Status/Data Shifted Out of DPS Register
READY
STATUS [0:1]
DATA
FUNCTION
BIT 0
BIT 1
BITS 2-31 OR 2-6,
DEPENDING ON THE INPUT
MODE
(0)
0
DATA
Valid Data From Core
(0)
0
1
Freeze
Status
Download
Procedure
In
Progress
1 sec
Sequencing Error
(0)
1
0
1 sec
Core Interrupt
(0)
1
1 sec
Null
NOTE: For freeze status, 0 means the core is in normal mode and 1 means the core is in debug mode. For download
status, 0 means the download is in progress and 1 means the core is in normal mode.
相關(guān)PDF資料 |
PDF描述 |
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| MPC8241LVR166X | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357 |
| MPC8241LVR266D | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357 |
| MPC8241LZQ166D | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MPC823ELE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823EPAD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823EPAK | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
| MPC823ERD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MPC823e Mobile Computing Microprocessor |
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