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參數(shù)資料
| 型號： | MD80C52TXXX-16SBD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CDIP40 |
| 文件頁數(shù)： | 52/604頁 |
| 文件大小： | 22337K |
| 代理商： | MD80C52TXXX-16SBD |
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145
42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
Register Bits
Value
Description
4
...
8
Maximum, IEEE compliant value for the
maximum back-off exponent.
Bit 3:0 – MIN_BE3:0 - Minimum Back-off Exponent
These register bits define the minimum back-off exponent used in the CSMA-CA
algorithm to generate a pseudo random number for back off the CCA. For details refer
to IEEE 802.15.4-2006, section 7.5.1.4. Valid values are MAX_BE, MAX_BE-1), ..., 0.
If MIN_BE = 0 and MAX_BE = 0 the CCA back off period is always set to 0.
Table 9-78 MIN_BE Register Bits
Register Bits
Value
Description
MIN_BE3:0
0
Minimum value of minimum back-off
exponent.
1
...
8
Maximum value of minimum back-off
exponent. MIN_BE must be smaller or equal
to MAX_BE.
9.12.54 MAFCR0 – Multiple Address Filter Configuration Register 0
Bit
7
6
5
4
3
2
1
0
NA ($10C)
Res3
Res2
Res1
Res0
MAF3EN MAF2EN MAF1EN MAF0EN
MAFCR0
R
RW
Initial Value
0
1
With this register, the four independent Address Filter can be enabled or disabled.
Bit 7:4 – Res3:0 - Reserved Bit
These bits are reserved for future use. The result of a read access is undefined. The
register bits must always be written with the reset value.
Bit 3 – MAF3EN - Multiple Address Filter 3 Enable
This bit enables the Multiple Address Filter 3. If the bit is set and the corresponding
Short Address and PAN ID Register is configured, an address match is indicated in the
IRQ_STATUS1 register and an interrupt occurs if the interrupt enable flag is set in the
IRQ_MASK register.
Bit 2 – MAF2EN - Multiple Address Filter 2 Enable
This bit enables the Multiple Address Filter 2. If the bit is set and the corresponding
Short Address and PAN ID Register is configured, an address match is indicated in the
IRQ_STATUS1 register and an interrupt occurs if the interrupt enable flag is set in the
IRQ_MASK register.
Bit 1 – MAF1EN - Multiple Address Filter 1 Enable
This bit enables the Multiple Address Filter 1. If the bit is set and the corresponding
Short Address and PAN ID Register is configured, an address match is indicated in the
IRQ_STATUS1 register and an interrupt occurs if the interrupt enable flag is set in the
IRQ_MASK register.
Bit 0 – MAF0EN - Multiple Address Filter 0 Enable
相關PDF資料 |
PDF描述 |
|---|---|
| MD80C52XXX-20SC | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40 |
| MQ80C52TXXX-20/883D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQFP44 |
| MC80C52CXXX-25/883D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MC80C52XXX-25P883D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MR80C52EXXX-25SCD | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQCC44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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