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參數(shù)資料
| 型號： | MD80C52TXXX-16SBD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CDIP40 |
| 文件頁數(shù)： | 392/604頁 |
| 文件大小： | 22337K |
| 代理商： | MD80C52TXXX-16SBD |
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451
42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
Figure 27-10. ADC Timing Diagram, Changing MUXn during a Conversion
A D C C lo ck
A D IF
A D C H
A D C L
1 1 T ADC_CLK
tASET
A D C S ettling
C on version
S ign and M S B of R esult
LS B of R esu lt
C on version
C om plete
M U X 5:0
M U X 5:0 internal
O ld C hann el
N ew C hanne l
N ew C ha nnel
O ld C han nel
A D C In put
C han nel is
chang ed
tCHDLY
N ew C on version
can be started
fro m here
In Free Running mode MUXn can also be modified. In this case the ADC input channel
is changed after the conversion end or from the subsequent tracking phase. As a
consequence the time from one conversion to the next is extended by the duration of
the ADC settling phase.
The ADC settling time tASET depends on the previous and the new channel and on the
configuration of the ADSUT and ADTHT bits as shown in Table 27-6 below. Additionally
a synchronization delay tCHDLY from 0.5 to 2 ADC Clock cycles is required between
changing the ADC input channel selection and the beginning of the settling phase. For
details see the timing diagrams Figure 27-9 on page 450 and Figure 27-10 above.
If the analog input signal encounters large variations it can be useful to manually reset
the ADC and the gain amplifier before starting a new conversion. To achieve this, the
settling phase can be forced without modifying MUXn by writing a logic one to the
Analog Channel Change bit ACCH in ADCSRB
(2).
Table 27-6. Settling Time after Channel Changes
Channel Transition
Settling Time tASET in ADC Clock Cycles
To Single-Ended
ADTHT+2
To Differential
(1)
4(ADSUT+1) + 2(ADTHT+2)
Note:
1. Not allowed for ATmegaRF128RFA1 - changing to/between differential channels
requires the ADC to be disabled and enabled again.
2. The function of the ACCH bit is not available for ATmegaRF128RFA1.
27.6.3 ADC Voltage Reference
The reference voltage for the ADC (VREF) indicates the conversion range for the ADC.
Single ended channels that exceed VREF will result 0x3FF. VREF can be selected by the
REFSn bits in the ADMUX register as either AVDD (1.8V), internal 1.5V or 1.6V
reference or an external voltage at the AREF pin.
AVDD is connected to the ADC through a passive switch. The internal 1.5V and 1.6V
references are generated from a bandgap reference (VBG) through an amplifier. In
either case, the external AREF pin is directly connected to the ADC and the reference
voltage can be measured at the AREF pin with a high impedance voltmeter. When
using the internal 1.5V or 1.6V references no external de-coupling capacitor must be
connected to AREF. High capacitive loading will de-stabilize the internal voltage
amplifier. The 1.6V reference voltage is calibrated to an absolute accuracy of 1 LSB
during the manufacturing process.
相關PDF資料 |
PDF描述 |
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| MC80C52XXX-25P883D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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