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參數(shù)資料
| 型號： | MD80C52TXXX-16SBD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CDIP40 |
| 文件頁數(shù)： | 115/604頁 |
| 文件大?。?/td> | 22337K |
| 代理商： | MD80C52TXXX-16SBD |
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201
42073A-MCU Wireless-02/13
ATmega2564/1284/644RFR2
Bit 4 – ENDRT - Enable SRAM Data Retention
During "Deep-Sleep" each SRAM block will either be switched off or provides data
retention of its memory content. This bit must set to one if data retention mode should
be used. Otherwise the SRAM is switched off (disconnected from the power supply)
and all its data are lost.
Bit 3:2 – DRTMP1:0 - Positive Data Retention Voltage Setting
The bits DRTMP1:0 define the reduction of the positive supply voltage during data
retention (DRT) mode. A preprogrammed calibration value is automatically written to
this register during chip reset, giving the factory value. The DRT mode must be enabled
by setting ENDRT high. Otherwise the SRAM is switched off (disconnected from the
power supply) and all its data are lost. The typical voltage reduction levels are shown in
the following table.
Table 12-108 DRTMP Register Bits
Register Bits
Value
Description
DRTMP1:0
0
500 mV
1
425 mV
2
360 mV
3
< 5 mV
Bit 1:0 – DRTMN1:0 - Negative Data Retention Voltage Setting
The bits DRTMN1:0 define the reduction of the negative supply voltage during data
retention (DRT) mode. A preprogrammed calibration value is automatically written to
this register during chip reset, giving the factory value. The DRT mode must be enabled
by setting ENDRT high. Otherwise the SRAM is switched off (disconnected from the
power supply) and all its data are lost. The typical voltage reduction levels are shown in
the following table.
Table 12-109 DRTMN Register Bits
Register Bits
Value
Description
DRTMN1:0
0
525 mV
1
415 mV
2
325 mV
3
< 5 mV
12.6.9 DRTRAM3 – Data Retention Configuration Register #3
Bit
7
6
5
4
3
2
1
0
NA ($132)
Res1
Res0
DRTSWOK ENDRT
DRTMP1 DRTMP0 DRTMN1 DRTMN0 DRTRAM3
Read/Write
R
RW
Initial Value
0
The DRTRAM3 register controls the behavior of SRAM block #3 (ATmega256RF block
#6 and #7 in parallel) in the power-states "power-save" and "power-down". To prevent
any data loss the SRAM will not completely disconnected from the power supply.
Reserved bits will be overwritten during chip reset by the factory calibration and should
not be modified.
Bit 7:6 – Res1:0 - Reserved
Bit 5 – DRTSWOK - DRT Switch OK
相關PDF資料 |
PDF描述 |
|---|---|
| MD80C52XXX-20SC | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40 |
| MQ80C52TXXX-20/883D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQFP44 |
| MC80C52CXXX-25/883D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MC80C52XXX-25P883D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MR80C52EXXX-25SCD | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQCC44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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