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參數(shù)資料
| 型號： | MC56F8323 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 16-bit Hybrid Controller(16位混合控制器) |
| 中文描述： | 16位混合控制器（16位混合控制器） |
| 文件頁數(shù)： | 30/132頁 |
| 文件大小： | 2202K |
| 代理商： | MC56F8323 |
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30
56F8323 Technical Data
Preliminary
4.4 Data Map
4.5 Flash Memory Map
Figure 4-1
illustrates the Flash Memory (FM) map on the system bus.
Flash Memory is divided into three functional blocks. The Program and boot memories reside on
the Program Memory buses. They are controlled by one set of banked registers. Data Memory
Flash resides on the Data Memory buses and is controlled separately by its own set of banked
registers.
The top nine words of the Program Memory Flash are treated as special memory locations. The
content of these words is used to control the operation of the Flash controller. Because these words
are part of the Flash Memory content, their state is maintained during power-down and reset.
Reserved
PWMA
80
0-2
P:$A0
PWM A Fault
core
81
- 1
P:$A2
SW Interrupt LP
82
0 - 2
P:$A4
1.
the vector table, providing only 19 bits of address.
Two words are allocated for each entry in the vector table. This does not allow the full address range to be referenced from
2.
If the VBA is set to $0200, the first two locations of the vector table will overlay the chip reset addresses.
Table 4-4 Data Memory Map
1
1.
All addresses are 16-bit Word addresses.
Begin/End Address
Memory Allocation
X:$FF FFFF
X:$FF FF00
EOnCE
256 locations allocated
X:$FF FEFF
X:$01 0000
RESERVED
X:$00 FFFF
X:$00 F000
On-Chip Peripherals
4096 locations allocated
X:$00 EFFF
X:$00 2000
RESERVED
X:$00 1FFF
X:$00 1000
On-Chip Data Flash
8KB
X:$00 0FFF
X:$00 0000
On-Chip Data RAM
8KB
2
2.
operations.
The Data RAM is organized as a 2K x 32-bit memory to allow single-cycle, long-word
Table 4-3 Interrupt Vector Table Contents
1
(Continued)
Peripheral
Vector
Number
Priority
Level
Vector Base
Address +
Interrupt Function
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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