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參數(shù)資料
| 型號(hào)： | M30245MC-XXXGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 62/268頁 |
| 文件大?。?/td> | 2520K |
| 代理商： | M30245MC-XXXGP |
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M30245 Group
Serial Interface Special Function (SPI mode)
Rev.2.00
Oct 16, 2006
page 152 of 264
REJ03B0005-0200
Master SS input
Clock output
(CKPOL=0, CKPH=0)
Clock output
(CKPOL=1, CKPH=0)
Data output timing
Data input timing
"H"
"L"
"H"
"L"
"H"
"L"
"H"
"L"
D0
D1
D2
D3
D6
D7
D5
D4
Clock output
(CKPOL=0, CKPH=1)
"H"
"L"
Clock output
(CKPOL=1, CKPH=1)
"H"
"L"
D4
Clock phase setting
With bit 1 of UARTi special mode register 3 and bit 6 of UARTi transmit/receive control register 0, four combinations of
transfer clock phase and polarity can be selected. Bit 6 of UARTi transmit/receive control register 0 sets transfer clock
polarity, whereas bit 1 of UiSMR3 register sets transfer clock phase. Transfer clock phase and polarity must be the
same between the master and slave involved in the transfer.
Master (Internal clock) (DINC=0)
Figure 1.111 shows the transmit and receive timing.
Slave (External clock) (DINC=1)
When "0" for CKPH bit (bit 1 of UiSMR3) is selected and SSi input pin is "H" level, output data is high impedance.
When an SSi input pin is "L" level, the serial transmission start condition is satisfied even though output is indeterminate
and serial transmission is synchronized with the clock. Figure 1.112 shows the timing.
When "1" is selected for CLPH bit and SSi input pin is "H" level, output data is high impedance. When an SSi input
pin is "L" level, the first data is output and serial transmission is synchronized with the clock. Figure 1.113 shows the
timing.
Figure 1.111. Transmit/receive timing in master mode (Internal clock)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M30245FCGP | 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP100 |
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參數(shù)描述 |
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| M30245MG-XXXGP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
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